KR100671622B1 - Method of manufacturing flash memory device - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 고전압 소자용 게이트 산화막을 형성한 다음, 소자 분리막과 플래시 소자용 플로팅 게이트 전극을 자기 정렬 방식으로 형성함으로써, 폴리 실리콘막을 제거한 만큼의 종횡비를 감소시켜 소자 분리용 트렌치 매립을 용이하게 할 수 있으며, 플래시 메모리 셀 영역에 형성된 고전압 소자용 게이트 산화막을 소자 분리막형성 후, 제거하여 소자 분리막 돌출부를 형성하고, 이로인해 플로팅 게이트 전극간이 좁은 스페이스를 확보할 수 있고, 터널 산화막 전처리 세정 공정을 통해 고전압 소자용 게이트 산화막 상부의 오렴된 부분의 산화막을 제거하고, 산화 공정을 통해 추가 두께를 확보하여 우수한 특성을 고전압 소자용 게이트 산화막을 형성할 수 있고, 소자 분리막 돌출부간의 간격을 더 좁게 제어할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and the present invention provides an aspect ratio as much as removing a polysilicon film by forming a gate oxide film for a high voltage device and then forming a device isolation film and a floating gate electrode for a flash device in a self-aligned manner. In order to facilitate trench isolation for device isolation, the gate oxide film for the high voltage device formed in the flash memory cell region can be removed after the device isolation film is formed, thereby forming a device isolation protrusion, thereby forming a narrow space between the floating gate electrodes. Through the tunnel oxide pretreatment cleaning process, the oxide film in the upper portion of the gate oxide film for the high voltage device may be removed, and an additional thickness may be obtained through the oxidation process to form a gate oxide film for the high voltage device. , Gap between device separator protrusions It provides a narrower manufacturing method of a flash memory device that can be controlled.

고전압 소자용 게이트 산화막, 소자 분리막, 트렌치, 돌출부Gate Oxide, Device Isolation, Trench, Projection for High Voltage Device

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing flash memory device} Method of manufacturing flash memory device             

도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
1A to 1F are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10 : 반도체 기판 20 : 고전압 소자용 게이트 산화막10 semiconductor substrate 20 gate oxide film for high voltage device

30 : 패드 질화막 35 : 감광막 패턴30 pad nitride film 35 photosensitive film pattern

40 : 트렌치 50 : 소자 분리막40: trench 50: device isolation film

55 : 터널 산화막 60, 70 : 폴리 실리콘막55 tunnel oxide film 60, 70 polysilicon film

65 : 유전체막 75 : 도전막
65 dielectric film 75 conductive film

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 균일한 셀 형성 및 고전압 소자영역에 두꺼운 게이트 산화막을 형성할 수 있는 방법에 관한 것이다.
The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method capable of forming a thick gate oxide film in a uniform cell formation and a high voltage device region.

종래의 0.09㎛ 급의 낸드 플래시 소자를 구현함에 있어서는 자기 정렬 셀로우 트렌지 아이솔레이션 공정을 실시하여 고전압 게이트 산화막과 터널 산화막을 형성한 다음, 폴리 실리콘막 및 패드 질화막을 형성하고, 이를 패터닝 하여 트렌치를 형성하였다. 트렌치 식각시 종횡비가 매우 커서 트렌치를 매립하는데 있어서 문제가 발생하게 되고, 포토 마스크 작업의 한계로 인하여 플로팅 게이트 패터닝시에 적절한 스페이스를 유지하기 어려운 문제가 발생하였다.
In implementing a conventional NAND flash device of 0.09 占 퐉, a high voltage gate oxide film and a tunnel oxide film are formed by performing a self-aligned shallow trench isolation process. Then, a polysilicon film and a pad nitride film are formed, and the trench is patterned. Formed. Due to the very high aspect ratio during trench etching, a problem arises in filling the trench, and due to the limitation of photo mask operation, it is difficult to maintain a proper space during floating gate patterning.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고전압 소자용 게이트 산화막을 먼저 형성한 다음, 소자 분리막을 형성하고, 자기 정렬 방법으로 플로팅 게이트 전극을 형성하여 소자 분리용 트렌치의 매립과 플로팅 게이트 패터닝을 효과적으로 할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
Therefore, in order to solve the above problems, the present invention first forms a gate oxide film for a high voltage device, and then forms a device isolation layer, and forms a floating gate electrode by a self-aligning method, thereby filling the trenches for device isolation and floating gate patterning. Provided is a method of manufacturing a flash memory device that can be effectively performed.

본 발명에 따른 고전압 소자용 제 1 영역과 플래시 메모리 셀 용 제 2 영역이 정의 되고, 웰 및 문턱 전압 조절을 위한 이온층이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 고전압 소자용 산화막 및 패드 질화막을 형성 한 다음, 상기 패드 산화막, 상기 고전압 소자용 산화막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 필드 산화막을 이용하여 상기 트렌치를 매립한 다음, 패드 질화막 상의 상기 필드 산화막을 제거하여 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 제거하여 상기 소자 분리막의 일부가 돌출되도록 하는 단계와, 상기 제 2 영역의 상기 고전압 소자용 산화막을 제거하는 단계 및 전체 구조상에 터널 산화막 및 제 1 폴리 실리콘막을 순차적으로 증착한 다음, 상기 소자 분리막의 돌출부를 정지막으로 하는 평탄화 공정을 통해 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 제공한다. A semiconductor substrate having a first region for a high voltage device and a second region for a flash memory cell defined in accordance with an embodiment of the present invention is provided, and an ion layer for well and threshold voltage adjustment is provided. Forming a pad nitride film, and then etching the pad oxide film, the high voltage device oxide film, and the semiconductor substrate to form a device isolation trench, filling the trench using a field oxide film, and then filling the field on the pad nitride film. Removing the oxide film to form an element isolation film; removing the pad nitride film so that a portion of the device isolation film protrudes; removing the oxide film for the high voltage device in the second region; and a tunnel oxide film over the entire structure. And sequentially depositing a first polysilicon film, and then protruding the device isolation layer. Through the planarization process of stopping the film provides a method for producing a flash memory device including the step of forming a floating gate electrode.

바람직하게, 상기 제 2 영역의 상기 고전압 소자용 산화막을 제거하는 단계는, 상기 제 2 영역을 개방하는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 식각 방지막으로 하여 BOE 또는 Piranha(H2SO4 + H2O2) 배스(Bath)를 이용한 습식 식각을 실시하여 상기 제 2 영역 상의 상기 고전압 소자용 게이트 산화막과 상기 마스크 패턴을 동시에 식각하는 단계를 포함하는 것이 효과적이다. Preferably, the removing of the oxide layer for the high voltage device in the second region may include forming a mask pattern that opens the second region and using the mask pattern as an etch stop layer to prevent BOE or Piranha (H 2 SO 4 +). H 2 O 2 ) It is effective to perform a wet etching using a bath (Bath) by etching the gate oxide film and the mask pattern for the high voltage device on the second region at the same time effective.

바람직하게, 상기 터널 산화막 증착 단계 전에, 전처리 세정공정을 실시하여 상기 제 2 영역 상에 잔류하는 불순물을 제거하고, 상기 제 1 영역에 형성된 상기 고전압 소자용 게이트 산화막의 일부를 식각하는 단계를 더 포함하는 것이 효과적이다. Preferably, before the tunnel oxide film deposition step, the method may further include performing a pretreatment cleaning process to remove impurities remaining on the second region and etching a portion of the gate oxide film for the high voltage device formed in the first region. It is effective.

바람직하게, 상기 플로팅 게이트 전극을 형성하는 단계 후, 상기 플로팅 게이트 전극의 표면적을 확보하기 위해 전처리 세정 공정을 통해 상기 소자 분리막 돌출부의 상부 일부를 제거하는 단계와, 전체 구조상에 유전체막, 제 2 폴리 실리콘막 및 금속막을 순차적으로 형성하는 단계 및 상기 금속막, 상기 제 2 폴리 실리콘막, 상기 유전체막 및 상기 플로팅 게이트 전극을 패터닝하여 플래시 소자용 게이트 전극을 형성하는 단계를 더 포함하는 것이 효과적이다.
Preferably, after forming the floating gate electrode, removing an upper portion of the protrusion of the device isolation layer through a pretreatment cleaning process to secure the surface area of the floating gate electrode, and a dielectric film and a second poly on the entire structure. It is effective to further include forming a silicon film and a metal film sequentially and patterning the metal film, the second polysilicon film, the dielectric film, and the floating gate electrode to form a gate electrode for a flash device.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1F are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

도 1a를 참조하면, 고전압 소자가 형성될 제 1 영역(A)과 플래시 메모리 셀이 형성될 제 2 영역(B)이 정의된 반도체 기판(10)에 웰과 문턱 전압 조절을 위한 이온주입을 실시하여 웰과 문턱전압 조절 이온층(미도시)을 형성한다. 웰은 트리플웰, N웰 및 P웰을 형성하는 것이 바람직하다. 상기 웰과 문턱 전압 조절 이온층이 형성된 반도체 기판(10) 상에 고전압 소자용 게이트 산화막(20)과 패드 질화막(30)을 형성한다. 패드 질화막(30) 상에 소자 분리용 트렌치 형성을 위한 감광막 패턴(35)을 형성한다. Referring to FIG. 1A, ion implantation for adjusting the well and threshold voltage is performed on a semiconductor substrate 10 in which a first region A in which a high voltage device is to be formed and a second region B in which a flash memory cell are to be defined are defined. To form a well and a threshold voltage control ion layer (not shown). The wells preferably form triple wells, N wells and P wells. A gate oxide film 20 and a pad nitride film 30 for a high voltage device are formed on the semiconductor substrate 10 on which the wells and the threshold voltage control ion layer are formed. A photoresist pattern 35 is formed on the pad nitride layer 30 to form a trench for device isolation.                     

상기 이온주입은 순수한 반도체 기판(10)상에 소정의 스크린 산화막(미도시)을 증착한 다음, 웰 및 문턱 전압 조절을 위한 이온층 형성을 위한 이온주입을 실시하는 것이 바람직하다. 이온주입후, 소정의 세정공정을 통해 상기 스크린 산화막을 제거할 수 있다. In the ion implantation, a predetermined screen oxide film (not shown) is deposited on the pure semiconductor substrate 10, and then ion implantation is performed to form an ion layer for well and threshold voltage control. After ion implantation, the screen oxide film may be removed through a predetermined cleaning process.

고전압 소자용 게이트 산화막(20)은 최종 목표하는 두께에 대비하여 두껍게 증착하여 후속 세정공정으로 인한 산화막 오염층 제거 마진을 확보할 수 있도록 하는 것이 바람직하다. 고전압 소자용 게이트 산화막(20) 형성전에 BOE 또는 SC-1을 이용한 세정공정을 실시하여 기판상에 잔류하는 산화막을 제거하는 것이 바람직하다. 패드 질화막(30)은 후속 자기 정렬 플로팅 게이트 전극 형성공정시 충분한 플로팅 게이트 전극의 높이를 유지할 수 있을 정도의 두께로 증착하는 것이 바람직하다. 패드 질화막(30)을 형성함으로 인해 후속 트렌치 형성을 위한 식각공정시 제 1 영역(A) 및 제 2 영역(B)간의 게이트 산화막의 단차로 인해 야기 되었던 문제를 해결할 수 있다. The gate oxide film 20 for the high voltage device is preferably deposited thicker in preparation for the final target thickness so as to secure an oxide layer removal margin due to a subsequent cleaning process. It is preferable to remove the oxide film remaining on the substrate by performing a cleaning process using BOE or SC-1 before the gate oxide film 20 for the high voltage device is formed. The pad nitride film 30 is preferably deposited to a thickness sufficient to maintain a sufficient height of the floating gate electrode in a subsequent self-aligned floating gate electrode forming process. The formation of the pad nitride layer 30 may solve a problem caused by a step difference between the gate oxide layer between the first region A and the second region B during the etching process for forming the subsequent trench.

도 1b를 참조하면, 감광막 패턴을 식각마스크로 하는 식각공정을 통해 패드 질화막(30), 고전압 소자용 게이트 산화막(20) 및 반도체 기판(10)을 식각하여 소자 분리용 트렌치(40)를 형성한다. Referring to FIG. 1B, the pad nitride layer 30, the high-voltage device gate oxide film 20, and the semiconductor substrate 10 may be etched through an etching process using the photoresist pattern as an etching mask to form a device isolation trench 40. .

트렌치(40)의 깊이는 소자의 특성을 감안하여 0.15 내지 0.25㎛ 가량의 셀로우 트렌치를 형성하는 것이 바람직하다. 트렌치(40)는 소정 각도의 슬루프(60 내지 89ㅀ)를 갖도록 형성하는 것이 바람직하다. 소정의 스트립 및 세정공정을 실시하여 감광막 패턴을 제거하고, 잔류하는 식각 부산물을 제거하는 것이 바람직하다. The depth of the trench 40 is preferably formed in the trench trench of about 0.15 to 0.25㎛ in consideration of the characteristics of the device. The trench 40 is preferably formed to have a slew (60 to 89 kPa) at a predetermined angle. It is preferable to perform a predetermined strip and cleaning process to remove the photoresist pattern and to remove residual etching by-products.                     

도 1c를 참조하면, 전체 구조상에 필드 산화막을 증착한 다음, 패드 질화막(30)을 정지막으로 하는 제 1 평탄화 공정을 실시하여 소자 분리막(50)을 형성한다. 질화막 스트립 공정을 통해 잔류하는 패드 질화막(30)을 제거하여 소자 분리막(50)의 일부가 도출되도록 한다. Referring to FIG. 1C, a device oxide film 50 is formed by depositing a field oxide film over the entire structure and then performing a first planarization process using the pad nitride film 30 as a stop film. A part of the device isolation film 50 is derived by removing the remaining pad nitride film 30 through the nitride film strip process.

필드 산화막 증착전에 트렌치(40) 측벽의 식각 데미지(Damage)를 보상하기 위한 측벽 산화 공정을 실시하여 측벽 산화막(미도시)을 형성할 수 있다. 측벽 산화공정은 건식 산화공정을 통해 트렌치(40)의 측벽과 하부에 소정 두께의 측벽 산화막이 형성되도록 하는 것이 바람직하다. 이로써, 트렌치(40)의 프로파일을 완만하게 형성할 수 있다. A sidewall oxidation process (not shown) may be formed by performing a sidewall oxidation process to compensate for etch damage of the sidewalls of the trench 40 before the field oxide deposition. In the sidewall oxidation process, a sidewall oxide film having a predetermined thickness is preferably formed on the sidewall and the bottom of the trench 40 through a dry oxidation process. Thereby, the profile of the trench 40 can be formed smoothly.

전체 구조상에 필드 산화막을 증착하여 트렌치(40)를 매립하되, 필드 산화막으로는 HDP 산화막을 사용하는 것이 효과적이다. 제 1 평탄화 공정으로 화학 기계적 연마(Chemical Mechanical Polishing; CMP)공정 또는 전면식각공정을 실시하는 것이 바람직하다. 제 1 평탄화 공정은 패드 질화막(30) 상에 잔류하는 필드 산화막을 제거하고, 필드 산화막 상에 잔존할 수 있는 산화막을 제거하기 위해 BOE 또는 HF를 이용한 후 세정공정을 실시하는 것이 바람직하다. 제 1 평탄화 공정시 과도한 식각이 되어 후속 공정의 배리어막으로 사용될 소자 분리막(50)의 돌출부의 높이가 감소하는 현상을 최대한 억제할 수 있도록 제어하는 것이 바람직하다. 인산(H3PO4) 수용액을 이용한 질화막 스트립 공정을 실시하여 패드 질화막(30)을 제거하는 것이 바람직하다. While filling the trench 40 by depositing a field oxide film over the entire structure, it is effective to use an HDP oxide film as the field oxide film. It is preferable to perform a chemical mechanical polishing (CMP) process or an entire surface etching process as the first planarization process. In the first planarization process, it is preferable to remove the field oxide film remaining on the pad nitride film 30 and to perform the cleaning process after using BOE or HF to remove the oxide film remaining on the field oxide film. In the first planarization process, it is preferable to control the etch to reduce the height of the protrusion of the device isolation layer 50 to be used as a barrier layer in a subsequent process. The pad nitride film 30 may be removed by performing a nitride film strip process using an aqueous phosphoric acid (H 3 PO 4 ) solution.

도 1d를 참조하면, 제 2 영역(B)을 개방하는 소정의 마스크 패턴(미도시)을 형성한 다음, 이를 식각마스크로 하는 식각공정을 실시하여 제 2 영역(B) 상에 형성된 고전압 소자용 게이트 산화막(20)을 제거한다. Referring to FIG. 1D, a predetermined mask pattern (not shown) for opening the second region B is formed, and then an etching process using the same as an etching mask is performed to form a high voltage device formed on the second region B. The gate oxide film 20 is removed.

마스크 패턴을 전체 구조상에 감광막을 도포한 다음, 제 2 영역(B)을 개방하는 마스크를 이용한 사진 식각공정을 통해 형성하는 것이 바람직하다. 제 2 영역(B)을 개방하는 마스크 패턴을 식각마스크로 하는 식각공정은 BOE 또는 Piranha(H2SO4 + H2O2) 배스(Bath)를 이용한 습식 식각방법으로 제 2 영역(B)의 고전압 소자용 게이트 산화막(20)과 감광막을 동시에 제거하여 소자 분리막(50)의 돌출부를 통한 플로팅 게이트전극간의 스페이스를 확보하는 것이 바람직하다. It is preferable to form the mask pattern on the entire structure by a photolithography process using a mask that opens the second region B after the photoresist is applied. The etching process using the mask pattern which opens the second region B as an etching mask is a wet etching method using BOE or Piranha (H 2 SO 4 + H 2 O 2 ) bath, and the etching process of the second region B is performed. It is preferable to simultaneously remove the gate oxide film 20 and the photosensitive film for the high voltage device to secure a space between the floating gate electrodes through the protrusion of the device isolation film 50.

제 2 영역(B)에 기 형성된 고전압 소자용 게이트 산화막을 이용하여 이를 타겟으로 산화막을 딥하게 되면 소자 분리막의 돌출부가 높다란 펜스(Fence) 형태로 잔류하게 되어 플로팅 게이트 전극간의 좁은 스페이서를 확보할 수 있다. When the oxide film is deepened to the target by using the gate oxide film for the high voltage device formed in the second region B, the protruding portion of the device isolation film remains in a high fence shape to secure a narrow spacer between the floating gate electrodes. have.

도 1e를 참조하면, 소정의 세정공정을 실시하고, 산화 공정을 통해 제 2 영역(B)에 터널 산화막(55)을 형성한다. 전체 구조상에 제 1 폴리 실리콘막(60)을 증착한 다음, 소자 분리막(50)의 돌출부를 정지막으로 하는 제 2 평탄화 공정을 실시하여 제 1 영역(A)에는 고전압 소자용 게이트 전극의 일부를 형성하고, 제 2 영역(B)에는 플로팅 게이트 전극을 형성한다. Referring to FIG. 1E, a predetermined cleaning process is performed, and a tunnel oxide film 55 is formed in the second region B through an oxidation process. After depositing the first polysilicon film 60 on the entire structure, a second planarization process is performed in which the protrusion of the device isolation film 50 is a stop film. In the first region A, a part of the gate electrode for the high voltage device is applied. And a floating gate electrode is formed in the second region (B).

상기에서 터널 산화막(55) 전처리 세정공정을 실시하여 제 1 영역(A)의 고전압 소자용 게이트 산화막(20) 상부의 오염된 일부의 산화막을 제거하고, 제 2 영역(B)상에 잔류하는 불순물을 제거하는 것이 바람직하다. 산화공정을 실시하여 제 2 영역(B)에는 터널 산화막(55)을 형성하고, 제 1 영역(A)에는 목표로하는 두께의 고전압 소자용 게이트 산화막(20)을 형성하는 것이 바람직하다. 또한, 소자 분리막(50)의 돌출부간의 폭을 더 좁게 제어할 수 있다. The pretreatment cleaning process of the tunnel oxide film 55 is performed to remove a portion of the contaminated oxide film on the high-voltage device gate oxide film 20 in the first region A, and the impurities remaining on the second region B. It is desirable to remove. The oxidation process is preferably performed to form the tunnel oxide film 55 in the second region B, and to form the gate oxide film 20 for the high voltage element having a target thickness in the first region A. FIG. In addition, the width between the protrusions of the device isolation layer 50 can be controlled to be narrower.

제 2 평탄화 공정으로 화학 기계적 연마(Chemical Mechanical Polishing; CMP)공정 또는 전면식각공정을 실시하는 것이 바람직하다. 제 2 평탄화 공정을 통해 제 2 영역에 형성되는 플로팅 게이트 전극을 완전히 전기적으로 고립할 수 있고, 그 높이를 조절할 수 있다. 또한, 후속 공정에 의해 형성될 유전체막과의 계면 거칠기를 개선할 수 있다. It is preferable to perform a chemical mechanical polishing (CMP) process or an entire surface etching process as the second planarization process. Through the second planarization process, the floating gate electrode formed in the second region may be completely electrically isolated, and its height may be adjusted. In addition, the interface roughness with the dielectric film to be formed by the subsequent process can be improved.

도 1f를 참조하면, 전체 구조상에 유전체막(65), 제 2 폴리 실리콘막(70) 및 금속막(75)을 증착한 다음, 이를 패터닝 하여 플래시 소자용 게이트 전극을 형성한다. Referring to FIG. 1F, a dielectric film 65, a second polysilicon film 70, and a metal film 75 are deposited on the entire structure, and then patterned to form a gate electrode for a flash device.

유전체막(65) 증착전에 소정의 세정공정을 실시하여 불순물을 제거하면서, 플로팅 게이트 양측의 소자분리막(50)의 돌출부의 일부를 리세스시켜 플로팅 게이트 전극와 유전체막(65)간의 표면 영역을 충분히 확보하여 커플링 비를 충분히 크게 하는 것이 바람직하다. A predetermined cleaning process is performed before deposition of the dielectric film 65 to remove impurities, and a part of the protrusion of the device isolation film 50 on both sides of the floating gate is recessed to sufficiently secure the surface area between the floating gate electrode and the dielectric film 65. It is preferable to make the coupling ratio large enough.

유전체막(65)은 ONO(제 1 산화막-질화막-제 2 산화막; SiO2-Si3N4-SiO 2)구조의 유전체막을 형성하는 것이 바람직하다. 금속막(75)으로는 텅스텐 실리사이드막을 이용하여 형성하는 것이 바람직하다. The dielectric film 65 preferably forms a dielectric film having an ONO (first oxide film-nitride film-second oxide film; SiO 2 -Si 3 N 4 -SiO 2 ) structure. The metal film 75 is preferably formed using a tungsten silicide film.

패터닝 공정은 금속막(75) 상에 질화막 계열의 물질막으로 구성된 하드 마스크막(미도시)을 형성한다. 감광막을 이용한 사진 식각공정을 실시하여 게이트 전극용 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 하는 식각공정을 통해 하드 마스크막을 패터닝한다. 감광막 패턴과 하드 마스크막을 마스크로 하는 게이트 식각을 실시하여 금속막(75), 제 2 폴리 실리콘막(70), 유전체막(65)을 식각하여 컨트롤 게이트 전극을 형성하고, 계속적으로 플로팅 게이트 전극을 식각하여 제 2 영역(B)에는 플래시 소자용 게이트 전극을 형성하고, 제 1 영역(A)에는 고전압 소자용 게이트 전극을 형성한다. 게이트 전극 양측에 소정의 이온주입 공정을 통해 소스/드레인 을 형성한다.
The patterning process forms a hard mask film (not shown) including a nitride film-based material film on the metal film 75. The photolithography process using the photoresist film is performed to form a photoresist pattern for the gate electrode. The hard mask film is patterned through an etching process using the photoresist pattern as a mask. Gate etching using the photoresist pattern and the hard mask layer as a mask is performed to etch the metal film 75, the second polysilicon film 70, and the dielectric film 65 to form a control gate electrode, and subsequently to form a floating gate electrode. By etching, a gate electrode for a flash device is formed in the second region B, and a gate electrode for a high voltage device is formed in the first region A. FIG. Source / drain are formed on both sides of the gate electrode through a predetermined ion implantation process.

상술한 바와 같이, 본 발명은 고전압 소자용 게이트 산화막을 형성한 다음, 소자 분리막과 플래시 소자용 플로팅 게이트 전극을 자기 정렬 방식으로 형성함으로써, 폴리 실리콘막을 제거한 만큼의 종횡비를 감소시켜 소자 분리용 트렌치 매립을 용이하게 할 수 있다. As described above, the present invention forms the gate oxide film for the high voltage device, and then forms the device isolation film and the floating gate electrode for the flash device in a self-aligning manner, thereby reducing the aspect ratio as much as removing the polysilicon film, thereby filling the trench for device isolation. Can be facilitated.

또한, 플래시 메모리 셀 영역에 형성된 고전압 소자용 게이트 산화막을 소자 분리막형성 후, 제거하여 소자 분리막 돌출부를 형성하고, 이로인해 플로팅 게이트 전극간이 좁은 스페이스를 확보할 수 있다. In addition, the gate oxide film for the high voltage device formed in the flash memory cell region may be removed after forming the device isolation film to form a device isolation protrusion, thereby securing a narrow space between the floating gate electrodes.

또한, 터널 산화막 전처리 세정 공정을 통해 고전압 소자용 게이트 산화막 상부의 오렴된 부분의 산화막을 제거하고, 산화 공정을 통해 추가 두께를 확보하여 우수한 특성을 고전압 소자용 게이트 산화막을 형성할 수 있고, 소자 분리막 돌출부간의 간격을 더 좁게 제어할 수 있다. In addition, through the tunnel oxide film pretreatment cleaning process, the oxide film of the upper portion of the gate oxide film for the high voltage device may be removed, and an additional thickness may be secured through the oxidation process, thereby forming a gate oxide film for the high voltage device. The gap between the protrusions can be controlled more narrowly.

또한, 전체 구조상에 폴리 실리콘막을 도포한 다음, 소자 분리막 돌출부를 정지막으로 하는 평탄화 공정을 실시하여 플로팅 게이트 전극을 형성하고, 유전체막과의 계면 거칠기를 개선할 수 있어 소자의 신뢰도를 높일 수 있다. In addition, a polysilicon film is coated on the entire structure, and then a planarization process using the device isolation film protrusion as a stop film is performed to form a floating gate electrode, thereby improving the interface roughness with the dielectric film, thereby increasing the reliability of the device. .

또한, 유전체막 형성전 세정공정을 통해 소자 분리막 돌출부의 일부를 제거하여 표면적을 확보하여 충분한 커플링 비를 확보할 수 있다. In addition, a portion of the protrusion of the device isolation layer may be removed by a cleaning process before forming the dielectric layer to secure a surface area, thereby ensuring a sufficient coupling ratio.

또한, 복찹한 공정/장비의 추가 없이 응용 및 적용이 가능하여 낮은 비용과 높은 신뢰성을 갖는 소자를 형성할 수 있다. In addition, it can be applied and applied without adding a complicated process / equipment to form a device having low cost and high reliability.

Claims (4)

고전압 소자용 제 1 영역과 플래시 메모리 셀 용 제 2 영역이 정의 되고, 웰 및 문턱 전압 조절을 위한 이온층이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate in which a first region for a high voltage device and a second region for a flash memory cell are defined, and an ion layer for well and threshold voltage regulation is formed; 상기 반도체 기판상에 고전압 소자용 산화막 및 패드 질화막을 형성한 다음, 소정 영역의 상기 패드 산화막, 상기 고전압 소자용 산화막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;Forming a high voltage device oxide film and a pad nitride film on the semiconductor substrate, and then etching the pad oxide film, the high voltage device oxide film, and the semiconductor substrate in a predetermined region to form a device isolation trench; 필드 산화막을 이용하여 상기 트렌치를 매립한 다음, 패드 질화막 상의 상기 필드 산화막을 제거하여 소자 분리막을 형성하는 단계;Filling the trench using a field oxide film, and then removing the field oxide film on the pad nitride film to form a device isolation film; 상기 패드 질화막을 제거하여 상기 소자 분리막의 일부가 돌출되도록 하는 단계;Removing the pad nitride layer so that a part of the device isolation layer protrudes; 상기 제 2 영역의 상기 고전압 소자용 산화막을 제거하는 단계; 및Removing the oxide film for the high voltage device in the second region; And 전체 구조상에 터널 산화막 및 제 1 폴리 실리콘막을 순차적으로 증착한 다음, 상기 소자 분리막의 돌출부를 정지막으로 하는 평탄화 공정을 통해 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And sequentially depositing a tunnel oxide film and a first polysilicon film on the entire structure, and then forming a floating gate electrode through a planarization process using the protrusion of the device isolation film as a stop film. 제 1 항에 있어서, 상기 제 2 영역의 상기 고전압 소자용 산화막을 제거하는 단계는, The method of claim 1, wherein the removing of the oxide film for the high voltage device in the second region comprises: 상기 제 2 영역을 개방하는 마스크 패턴을 형성하는 단계; 및Forming a mask pattern opening the second region; And 상기 마스크 패턴을 식각 방지막으로 하여 BOE 또는 Piranha(H2SO4 + H2O 2) 배스(Bath)를 이용한 습식 식각을 실시하여 상기 제 2 영역 상의 상기 고전압 소자용 게이트 산화막과 상기 마스크 패턴을 동시에 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Wet etching using a BOE or Piranha (H 2 SO 4 + H 2 O 2 ) bath using the mask pattern as an etch stop layer to simultaneously form the gate oxide layer and the mask pattern for the high voltage device on the second region. A method of manufacturing a flash memory device comprising etching. 제 1 항에 있어서, 상기 터널 산화막 증착 단계 전에,According to claim 1, Before the tunnel oxide film deposition step, 전처리 세정공정을 실시하여 상기 제 2 영역 상에 잔류하는 불순물을 제거하고, 상기 제 1 영역에 형성된 상기 고전압 소자용 게이트 산화막의 일부를 식각하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And performing a pretreatment cleaning step to remove impurities remaining on the second region, and etching a portion of the gate oxide film for the high voltage element formed in the first region. 제 1 항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계 후, The method of claim 1, wherein after forming the floating gate electrode, 상기 플로팅 게이트 전극의 표면적을 확보하기 위해 전처리 세정 공정을 통해 상기 소자 분리막 돌출부의 상부 일부를 제거하는 단계;Removing an upper portion of the protrusion of the device isolation layer through a pretreatment cleaning process to secure a surface area of the floating gate electrode; 전체 구조상에 유전체막, 제 2 폴리 실리콘막 및 금속막을 순차적으로 형성하는 단계; 및Sequentially forming a dielectric film, a second polysilicon film, and a metal film on the entire structure; And 상기 금속막, 상기 제 2 폴리 실리콘막, 상기 유전체막 및 상기 플로팅 게이트 전극을 패터닝하여 플래시 소자용 게이트 전극을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And patterning the metal film, the second polysilicon film, the dielectric film, and the floating gate electrode to form a gate electrode for a flash device.
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