KR100984855B1 - Method for forming element isolation layer of semiconductor device - Google Patents

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막 및 패드산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 단계와, 상기 노출된 실리콘 기판을 식각하여 트렌치를 형성하는 단계와, 상기 패드 질화막의 측벽을 식각하여 상기 트렌치에 인접한 상기 실리콘 기판의 가장자리 부분을 노출시키는 단계와, 상기 패드 질화막 및 트렌치를 포함한 전표면에 산화막을 형성하는 단계와, 상기 산화막을 비등방향적으로 식각하여 상기 패드질화막의 측벽에 스페이서를 형성하는 단계와, 습식식각 공정으로 상기 스페이서를 제거하고 상기 트렌치에 인접한 상기 실리콘 기판의 상부 모서리 부분을 라운드화시키는 단계와, 상기 트렌치 표면에 측벽산화막을 형성하는 단계와, 상기 트렌치를 포함한 전면에 상기 트렌치가 매립되도록 HDP 산화막을 형성하는 단계와, 상기 패드질화막이 노출되도록 상기 HDP 산화막을 평탄화하는 단계와, 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a device isolation film formation method using a shallow trench isolation (STI) process. According to an aspect of the present invention, there is provided a method of sequentially forming a pad oxide film and a pad nitride film on a silicon substrate, patterning the pad nitride film and the pad oxide film to expose a portion of the silicon substrate, and etching the exposed silicon substrate to form a trench. Forming an oxide film on an entire surface including the pad nitride film and the trench; forming an oxide film; and etching the sidewalls of the pad nitride film to expose edge portions of the silicon substrate adjacent to the trench. Forming a spacer on sidewalls of the pad nitride layer by anisotropically etching; removing the spacers by a wet etching process and rounding an upper edge portion of the silicon substrate adjacent to the trench; and forming a sidewall oxide layer on the trench surface. Forming a trench and including the trenches Such that the pad nitride film is exposed and wherein forming the HDP oxide layer such that the trench is filled, the front characterized in that it comprises the steps of: planarizing the HDP oxide film, removing the pad nitride layer.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1f는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도. 1A to 1F are cross-sectional views illustrating processes of forming a device isolation film using a conventional shallow trench isolation (STI) process.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2I are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film

23 : 패드질화막 26 : 산화막23: pad nitride film 26: oxide film

28 : 측벽산화막 29 : HDP 산화막28 sidewall oxide film 29 HDP oxide film

31 : 소자분리막31: device isolation film

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트 (moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다. The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of improving the moat in forming a device isolation film using a shallow trench isolation (STI) process. It is about.                         

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. With the progress of semiconductor technology, the speed and integration of semiconductor devices have been rapidly progressing. As a result, the demand for miniaturization of patterns and high precision of pattern dimensions is increasing.

이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.

여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다. Here, a conventional device isolation film has been formed by a LOCOS process, and as is well known, a bird's-beak having a beak shape is generated at an edge portion of the device isolation film by the locus process. Therefore, there is a disadvantage in that leakage current is generated while increasing the area of the device isolation layer.

따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Accordingly, a method of forming a device isolation layer using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics instead of the method of forming a device isolation layer by the locus process has been proposed. The device isolation film is formed by applying an STI process.

이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다. A method of forming a device isolation film applying the STI process will be described below with reference to FIGS. 1A to 1D.

도 1a 내지 도 1d는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.1A through 1D are cross-sectional views illustrating processes of forming a device isolation layer using a conventional STI process.

종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1a 및 도 1b에 도시된 바와 같이, 실리콘 기판(1) 상에 제1 열산화막(2)과 질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(4)을 차례로 형성한다. In the method of forming a device isolation film of a semiconductor device according to the related art, as illustrated in FIGS. 1A and 1B, a first thermal oxide film 2, a nitride film 3, and a device isolation region are defined on a silicon substrate 1. The photosensitive film pattern 4 is formed in order.

그 다음, 도 1c에 도시된 바와 같이, 상기 감광막 패턴(4)을 식각 마스크로 이용해서 노출된 질화막(3) 부분을 식각한 후 이어 그 아래의 제1 열산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(5)를 형성한다. 이어서, 트렌치 식각을 형성한 후에 트렌치(5)에 인접된 가장자리 부분(A)이 샤프(Sharp)하여 전계(Electric Filed)가 집중되는 전계 집중 현상(Electric Filed Crowding Effect)이 발생한다. Next, as shown in FIG. 1C, the exposed portion of the nitride film 3 is etched using the photosensitive film pattern 4 as an etching mask, followed by the first thermal oxide film portion 2 and the semiconductor substrate ( 1) The portions are sequentially over-etched to form trenches 5 in the semiconductor substrate 1. Subsequently, after forming the trench etching, an electric filed crowding effect occurs in which the edge portion A adjacent to the trench 5 is sharp and the electric filed is concentrated.

그 다음, 트렌치(5)에 인접한 부분(A)이 샤프하여 전계가 집중되는 현상을 해결하기 위해 도 1d에 도시된 바와 같이, 라운딩(Rounding) 산화 공정을 통해 트렌치(5)에 100∼200Å의 두께로 제2 열산화막(6)을 형성시켜 코너 라운딩을 행하고 있다. Then, in order to solve the phenomenon in which the portion A adjacent to the trench 5 is sharp and the electric field is concentrated, as shown in FIG. Corner rounding is performed by forming the second thermal oxide film 6 at a thickness.

그러나, 제2 열산화막(6)을 형성시킨 후에도 트렌치(5)에 인접된 가장자리 부분(B)이 여전히 샤프한 프로파일을 보여주고 있다. However, even after the formation of the second thermal oxide film 6, the edge portion B adjacent to the trench 5 still shows a sharp profile.

따라서, 전류와 전압 곡선의 험프(Hump)현상, 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 된다.As a result, problems such as a hump phenomenon in the current and voltage curves and an inverse narrow width effect (INWE) phenomenon caused by a decrease in the threshold voltage as the width of the transistor decreases may occur. Will behave abnormally.

따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로 서, 소자분리막과 액티브 영역 경계에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of suppressing generation of a mott at the boundary between an device isolation film and an active region.

상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막 및 패드산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 단계와, 상기 노출된 실리콘 기판을 식각하여 트렌치를 형성하는 단계와, 상기 패드 질화막의 측벽을 식각하여 상기 트렌치에 인접한 상기 실리콘 기판의 가장자리 부분을 노출시키는 단계와, 상기 패드 질화막 및 트렌치를 포함한 전표면에 산화막을 형성하는 단계와, 상기 산화막을 비등방향적으로 식각하여 상기 패드질화막의 측벽에 스페이서를 형성하는 단계와, 습식식각 공정으로 상기 스페이서를 제거하고 상기 트렌치에 인접한 상기 실리콘 기판의 상부 모서리 부분을 라운드화시키는 단계와, 상기 트렌치 표면에 측벽산화막을 형성하는 단계와, 상기 트렌치를 포함한 전면에 상기 트렌치가 매립되도록 HDP 산화막을 형성하는 단계와, 상기 패드질화막이 노출되도록 상기 HDP 산화막을 평탄화하는 단계와, 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, a pad oxide film and a pad nitride film are sequentially formed on a silicon substrate, and the pad nitride film and the pad oxide film are patterned to expose a portion of the silicon substrate. Etching a substrate to form a trench, etching a sidewall of the pad nitride film to expose an edge portion of the silicon substrate adjacent to the trench, and forming an oxide film on the entire surface including the pad nitride film and the trench. And etching the oxide film non-directionally to form a spacer on the sidewall of the pad nitride film, removing the spacer by a wet etching process, and rounding an upper edge portion of the silicon substrate adjacent to the trench; Forming a sidewall oxide film on the trench surface; Characterized by including the steps of removing the pad nitride layer to planarize the HDP oxide layer such that the pad nitride film is exposed and wherein forming the HDP oxide layer such that the trench is filled, the front group including the trench.

여기서, 상기 패드질화막 측벽을 식각하는 단계는, 150℃ 이상의 온도에서 H3PO4 용액으로 질화막의 측벽을 200Å∼300Å 정도 식각한다.In the etching of the sidewalls of the pad nitride layer, the sidewalls of the nitride layer may be etched with H 3 PO 4 solution at a temperature of about 150 ° C. to about 200 μs to 300 μs.

상기 스페이서를 형성하는 단계는 CF4 및 CHF4 가스가 9:11의 비율로 혼합된 가스를 사용하는 건식 식각 공정으로 상기 산화막을 비등방적으로 식각하는 단계이다.The forming of the spacer is an anisotropically etching of the oxide film by a dry etching process using a gas in which CF 4 and CHF 4 gases are mixed at a ratio of 9:11.

상기 습식 식각 공정은, 70초 동안 HF를 이용하여 진행한다.The wet etching process is performed using HF for 70 seconds.

상기 산화막은 650℃ 이상의 온도에서 TEOS 및 O2 가스를 이용하여 300Å의 두께로 증착하며, 상기 측벽산화막은 1050℃ 온도에서 건식 방식에 따라 200Å의 두께로 형성한다.The oxide film is deposited to a thickness of 300 kPa using TEOS and O 2 gas at a temperature of 650 ℃ or more, and the side wall oxide film is formed to a thickness of 200 kPa in a dry manner at 1050 ℃ temperature.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2I are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한다.In the method of forming a device isolation film of a semiconductor device according to the present invention, as illustrated in FIG. 2A, a pad oxide film 22 and a pad nitride film 23 are sequentially formed on a silicon substrate 21.

그 다음, 패드질화막(23) 및 패드산화막(22)을 패터닝하여 실리콘 기판(21)의 일부를 노출시키고, 계속해서 노출된 실리콘 기판(21)을 식각하여 트렌치(24)를 형성한다.Next, the pad nitride film 23 and the pad oxide film 22 are patterned to expose a part of the silicon substrate 21, and the exposed silicon substrate 21 is subsequently etched to form the trench 24.

이어서, 도 2b에 도시된 바와 같이, 상기 트렌치(24) 식각 후에 150℃ 이상의 온도에서 H3PO4 용액으로 질화막 측벽(25)을 200Å∼300Å 정도 제거한다. 이러한 공정을 질화막 풀백(Pull-Back) 공정이라고 한다.Subsequently, as illustrated in FIG. 2B, after etching the trench 24, the nitride film sidewall 25 is removed by H 3 PO 4 solution at a temperature of 150 ° C. or more and about 200 μm to 300 μm. This process is referred to as a nitride film pull-back process.

이렇게 질화막의 측벽(25)을 제거하는 이유는 웨이퍼를 HF 계열 용액에 식각 제거하는 경우에 필드 산화막의 가장자리에 발생하는 모트를 방지하고, 트렌치(24)에 인접한 실리콘 기판(21)의 가장자리 부분에 라운딩 산화 공정을 수행할 때에 공정 마진을 얻기 위해서이다.The reason for removing the sidewalls 25 of the nitride film is to prevent the mott generated at the edge of the field oxide film when the wafer is etched away from the HF-based solution, and to the edge of the silicon substrate 21 adjacent to the trench 24. This is to obtain a process margin when performing the rounding oxidation process.

그 다음, 도 2c에 도시된 바와 같이, 질화막 측벽(25)을 제거한 후에 650℃ 이상의 온도에서 TEOS 및 O2 가스를 이용하여 300Å의 두께로 산화막(26)을 증착한다.Next, as shown in FIG. 2C, after removing the nitride film sidewall 25, an oxide film 26 is deposited to a thickness of 300 kPa using TEOS and O 2 gas at a temperature of 650 ° C. or higher.

이어서, 도 2d에 도시된 바와 같이, 산화막(26)을 식각하기 위해 CF4 및 CHF4 가스를 이용하여 건식 방식에 따라 비등방향성으로 식각한다. 여기에서, CF4 및 CHF4 가스를 9:11의 비율로 사용한다. 이때, 식각은 수직 방향을 주 목적으로 하여 산화막(26) 및 실리콘 기판(21)을 식각한다. 그러면, 질화막의 측벽(25)에 스페이서(Spacer)(27)가 형성된다.Subsequently, as shown in FIG. 2D, the oxide film 26 is etched in an anisotropic manner in a dry manner using CF 4 and CHF 4 gases. Here, CF 4 and CHF 4 gases are used at a ratio of 9:11. At this time, etching is performed to etch the oxide film 26 and the silicon substrate 21 mainly for the vertical direction. Then, a spacer 27 is formed on the sidewall 25 of the nitride film.

그 다음, 도 2e에 도시된 바와 같이, 스페이서(27)를 제거하기 위해 70초 동안 HF를 이용하여 습식 식각을 행한다. 이때, 산화막이 제일 먼저 제거되는 트렌치(24)에 인접한 실리콘 기판(21)의 상부 모서리 부분(A)이 라운드 되어지고, 산화막이 남아 있는 부분은 영향을 받지 않게 된다.Next, as shown in FIG. 2E, wet etching is performed using HF for 70 seconds to remove the spacers 27. At this time, the upper edge portion A of the silicon substrate 21 adjacent to the trench 24 from which the oxide film is first removed is rounded, and the portion where the oxide film remains is not affected.

이어서, 도 2f에 도시된 바와 같이, 노출된 실리콘 기판(21)에 1050℃ 온도에서 건식 방식에 따라 200Å의 두께로 라운딩 산화 공정을 통해 측벽산화막(28)을 형성한다. 상기 라운딩 산화 공정을 수행함에 따라서 트렌치(24)에 인접한 실리콘 기판(21)의 상부 모서리 부분(B)은 더욱 라운딩된 프로파일을 갖게된다. 또한, 라운딩 산화 공정을 통해 식각으로 인해 발생한 데미지(Damage)를 제거할 수 있다.Subsequently, as shown in FIG. 2F, the sidewall oxide layer 28 is formed on the exposed silicon substrate 21 through a rounding oxidation process in a dry manner at a temperature of 1050 ° C. in a dry manner. As the rounding oxidation process is performed, the upper edge portion B of the silicon substrate 21 adjacent to the trench 24 has a more rounded profile. In addition, the damage caused by etching may be removed through a rounding oxidation process.

그 다음, 도 2g에 도시된 바와 같이, 라운딩 산화 공정 후에 트렌치(24)를 매립되도록 트렌치(24)를 포함한 전면에 HDP 산화막(29)을 증착한다.Next, as shown in FIG. 2G, the HDP oxide layer 29 is deposited on the entire surface including the trench 24 so as to fill the trench 24 after the rounding oxidation process.

이어서, 도 2h에 도시된 바와 같이, 상기 질화막(23)이 노출될 때까지 HDP 산화막(29)의 표면을 CMP하고, 질화막을 H2PO4 용액을 이용한 습식 식각 방법으로 제거한다. 이때, 질화막 풀백 공정을 통해 HDP 산화막(C) 부분이 질화막 제거 후에 액티브 영역 위에 위치하고 있으므로, 게이트 산화막이 형성되기 까지의 여러 번 수행되는 HF 용액을 이용한 세정 공정에도 액티브 영역의 경계에서 모트가 발생하지 않는다. 또한, 도면부호 30은 종래 STI 공정에서 질화막 제거 후에 형성된 HDP 산화막의 슬로프(Slope)를 나타낸다.Subsequently, as shown in FIG. 2H, the surface of the HDP oxide layer 29 is CMP until the nitride layer 23 is exposed, and the nitride layer is removed by a wet etching method using an H 2 PO 4 solution. At this time, since the portion of the HDP oxide layer C is positioned on the active region after the nitride layer is removed through the nitride pull back process, the mott does not occur at the boundary of the active region even in the cleaning process using HF solution which is performed several times until the gate oxide layer is formed. Do not. Further, reference numeral 30 denotes a slope of the HDP oxide film formed after removing the nitride film in the conventional STI process.

그 다음, 도 2i에 도시된 바와 같이, 질화막 제거 후에 HDP 산화막을 HF 용액을 사용한 습식 식각 공정으로 제거함으로써 트렌치형의 소자분리막(31)을 형성한다. 이때, 소자분리막(31)의 가장자리에 모트(D)가 발생하지 않았으므로, 반도체 소자에서 발생하는 특성 저하를 방지할 수 있다.Next, as shown in FIG. 2I, the trench isolation device isolation layer 31 is formed by removing the HDP oxide film by a wet etching process using an HF solution after the nitride film is removed. At this time, since the mort D is not generated at the edge of the device isolation layer 31, the deterioration of characteristics generated in the semiconductor device can be prevented.

따라서, 본 발명은 트렌치 식각 후에 질화막 측벽을 식각하여 HDP 산화막이 질화막 제거 후에 액티브 영역에 분포함으로써, 게이트 산화막이 형성되기 까지의 여러 번 수행되는 HF 용액을 이용한 세정 공정에도 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.Therefore, in the present invention, since the nitride sidewall is etched after the trench etching and the HDP oxide is distributed in the active region after the nitride is removed, the mott is formed at the boundary of the active region even in the cleaning process using HF solution which is performed several times until the gate oxide is formed. Can be effectively prevented.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명에 의하면, 질화막에 풀 백 공정을 통해 질화막의 측벽을 식각하고 산화막을 증착한 후에 라운딩 산화 공정을 수행하여 트렌치에 인접한 액티브 영역의 가장자리 부분을 라운드지게 함으로써, 험프 현상 및 인버스 네로우 위쓰 효과와 같은 소자의 비정상적인 동작을 방지할 수 있다.As described above, according to the present invention, by etching the sidewall of the nitride film through the pull back process and depositing the oxide film, a round oxidation process is performed to round the edges of the active region adjacent to the trench, thereby improving the hump phenomenon and Abnormal operation of the device, such as the inverse narrow whistle effect, can be prevented.

또한, HDP 산화막 및 질화막 제거시에 소자분리막 가장자리에서의 모트가 발생하지 않으므로, 후속 게이트 공정이 진행됨에 따라 게이트와 비트라인 사이에 쇼트 발생을 근본적으로 해결하여 소자의 특성을 확보할 수 있다.In addition, since the mott at the edge of the device isolation layer does not occur when the HDP oxide layer and the nitride layer are removed, the short circuit between the gate and the bit line may be fundamentally resolved as the subsequent gate process proceeds to secure device characteristics.

Claims (6)

실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; Sequentially forming a pad oxide film and a pad nitride film on the silicon substrate; 상기 패드질화막 및 패드산화막을 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 단계;Patterning the pad nitride film and the pad oxide film to expose a portion of the silicon substrate; 상기 노출된 실리콘 기판을 식각하여 트렌치를 형성하는 단계;Etching the exposed silicon substrate to form a trench; 상기 패드 질화막의 측벽을 식각하여 상기 트렌치에 인접한 상기 실리콘 기판의 가장자리 부분을 노출시키는 단계;Etching sidewalls of the pad nitride layer to expose edge portions of the silicon substrate adjacent the trenches; 상기 패드 질화막 및 트렌치를 포함한 전표면에 산화막을 형성하는 단계;Forming an oxide film on the entire surface including the pad nitride film and the trench; 상기 산화막을 비등방향적으로 식각하여 상기 패드질화막의 측벽에 스페이서를 형성하는 단계;Etching the oxide film non-directionally to form a spacer on a sidewall of the pad nitride film; 습식식각 공정으로 상기 스페이서를 제거하고 상기 트렌치에 인접한 상기 실리콘 기판의 상부 모서리 부분을 라운드화시키는 단계;Removing the spacers by a wet etching process and rounding an upper edge portion of the silicon substrate adjacent the trench; 상기 트렌치 표면에 측벽산화막을 형성하는 단계;Forming a sidewall oxide film on the trench surface; 상기 트렌치를 포함한 전면에 상기 트렌치가 매립되도록 HDP 산화막을 형성하는 단계;Forming an HDP oxide layer on the entire surface including the trench to fill the trench; 상기 패드질화막이 노출되도록 상기 HDP 산화막을 평탄화하는 단계; 및Planarizing the HDP oxide layer to expose the pad nitride layer; And 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And removing the pad nitride film. 제 1 항에 있어서, 상기 패드질화막의 측벽을 식각하는 단계는, H3PO4 용액을 이용하여 상기 패드질화막의 측벽을 200∼300Å의 두께만큼 식각하는 단계인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the etching of the sidewalls of the pad nitride layer comprises etching the sidewalls of the pad nitride layer by a thickness of 200 μm to 300 μm using an H 3 PO 4 solution. 제 1 항에 있어서, 상기 산화막은 TEOS 및 O2 가스를 이용하여 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.2. The method of claim 1, wherein the oxide film is deposited to a thickness of 300 kW using TEOS and O 2 gas. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는 CF4 및 CHF4 가스가 9:11의 비율로 혼합된 가스를 사용하는 건식 식각 공정으로 상기 산화막을 비등방적으로 식각하는 단계인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the forming of the spacer is anisotropically etching the oxide layer by a dry etching process using a gas in which CF 4 and CHF 4 gases are mixed at a ratio of 9:11. A device isolation film forming method of a semiconductor device. 제 1 항에 있어서, 상기 습식식각 공정은 70초 동안 HF를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the wet etching process is performed using HF for 70 seconds. 제 1 항에 있어서, 상기 측벽산화막은 1050℃ 온도에서 건식 방식에 따라 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the sidewall oxide layer is formed at a thickness of 200 μs in a dry manner at a temperature of 1050 ° C. 7.
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