KR20030056602A - Method of forming an isolation film in semiconductor device - Google Patents
Method of forming an isolation film in semiconductor device Download PDFInfo
- Publication number
- KR20030056602A KR20030056602A KR1020010086867A KR20010086867A KR20030056602A KR 20030056602 A KR20030056602 A KR 20030056602A KR 1020010086867 A KR1020010086867 A KR 1020010086867A KR 20010086867 A KR20010086867 A KR 20010086867A KR 20030056602 A KR20030056602 A KR 20030056602A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- etching
- nitride film
- forming
- polymer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000002955 isolation Methods 0.000 title abstract description 21
- 150000004767 nitrides Chemical class 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 229920000642 polymer Polymers 0.000 claims abstract description 28
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
Description
본 발명은 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow trench isolation)구조 또는 DTI(Deep trench isolation)구조의 트랜치 상부 모서리(Trench top corner)를 라운딩 형상(Rounding profile)으로 인해 모우트(moat)의 형성을 억제함으로써 소자의 특성향상과 원가를 절감할 수 있는 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer, and more particularly, to a trench top corner of a shallow trench isolation (STI) structure or a deep trench isolation (DTI) structure due to a rounding profile. The present invention relates to a device isolation film forming method capable of improving the characteristics of the device and reducing the cost by suppressing the formation of the oxide.
도 1a 내지 도 1h는 종래의 기술에 따른 소자 분리막 형성 방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of forming a device isolation layer according to the related art.
도 1a를 참조하면, 실리콘 기판(Si substrate)(1)상에 패드 산화막(pad oxidation)(2)과 질화막(nitride)(3)을 순차적으로 증착한다. 상기의 패드 산화막(1)과 질화막(3)이 증착된 실리콘 기판상(1)에 포토레지스트(Photoresist)(4)를 도포한 후 포토 마스크를 이용한 노광공정을 통해 STI(Shallow trench isolation)구조 또는 DTI(Deep trench isolation)구조(도시되지 않은)의 트랜치가 형성될 영역을 정의한다.Referring to FIG. 1A, a pad oxide film 2 and a nitride film 3 are sequentially deposited on a Si substrate 1. After the photoresist 4 is coated on the silicon substrate 1 on which the pad oxide film 1 and the nitride film 3 are deposited, a shallow trench isolation (STI) structure is formed through an exposure process using a photo mask. A region in which trenches of a deep trench isolation (DTI) structure (not shown) are to be formed is defined.
도 1b 및 도 1c를 참조하면, 상기 포토레지스트(4)를 배리어(Barrier)로 사용하여 질화막(3)과 패드 산화막(2)을 순차적으로 식각하여 실리콘 기판(1)을 노출시킨다. 이때 질화막(3)과 패드 산화막(2)을 순차적으로 식각하는 공정중 상기 질화막(3) 측벽에 극소의 폴리머(Polymer)(5)가 형성된다.1B and 1C, the silicon substrate 1 is exposed by sequentially etching the nitride film 3 and the pad oxide film 2 using the photoresist 4 as a barrier. At this time, during the process of sequentially etching the nitride film 3 and the pad oxide film 2, a very small polymer 5 is formed on the sidewall of the nitride film 3.
도 1d 및 1e를 참조하면, 상기 질화막(3)을 베리어로 사용하여 상기 실리콘 기판(1)의 노출된 부분을 식각하여 STI구조 또는 DTI구조의 트랜치(6)를 형성한 후 상기 질화막(3) 상의 포토레지스트(4)를 제거한다.1D and 1E, the exposed portions of the silicon substrate 1 are etched using the nitride film 3 as a barrier to form trenches 6 having an STI structure or a DTI structure, and then the nitride film 3 Remove photoresist 4 on top.
도 1f 및 1g를 참조하면, STI구조 또는 DTI구조의 트랜치(6) 측벽의 식각 손상을 보상하기 위해 상기 STI구조 또는 DTI구조의 트랜치(6) 내에 측벽 산화를 실시하여 열 산화막(7)을 형성한다. 상기 열 산화막(7)이 형성된 STI구조 또는 DTI구조의 트랜치(6)를 매립하기 위해서 HDP(High Density Plasma) 산화막(8)을 실리콘 기판상(1)에 증착한 후 평탄화 공정을 수행한다.1F and 1G, in order to compensate for etch damage of the sidewalls of the trenches 6 of the STI structure or the DTI structure, sidewall oxidation is performed in the trenches 6 of the STI structure or the DTI structure to form a thermal oxide film 7. do. In order to fill the trench 6 of the STI structure or the DTI structure in which the thermal oxide film 7 is formed, the HDP (High Density Plasma) oxide film 8 is deposited on the silicon substrate 1 and then the planarization process is performed.
구체적으로 상기 트랜치(6) 내부에 빈 공간이 형성되지 않도록 HDP 산화막(8)을 증착한 후 질화막(3)을 식각정지층으로 하여 상기 질화막(3) 상의 HDP 산화막(8)을 제거하기 위한 CMP 공정을 수행함으로써 평탄화 한다.Specifically, the CMP for removing the HDP oxide film 8 on the nitride film 3 using the nitride film 3 as an etch stop layer after depositing the HDP oxide film 8 so as not to form an empty space in the trench 6. Plane by performing the process.
도 1h를 참조하면, 상기 질화막(3)과 패드 산화막(2)을 제거하고 도시되지 않은 VT 스크린 산화막 형성 전에 습식 식각을 실시하여 게이트영역을 정의한다. 하지만 상기 습식 식각으로 인해 HDP 산화막(8)이 리세스됨과 동시에 HDP 산화막(8)의 활성영역 부근이 움푹하게 들어간 모우트가 발생하게 된다.Referring to FIG. 1H, the gate region is defined by removing the nitride layer 3 and the pad oxide layer 2 and performing wet etching before forming the VT screen oxide layer (not shown). However, due to the wet etching, the HDP oxide layer 8 is recessed and at the same time, a moat in which the active region of the HDP oxide layer 8 is recessed is generated.
상기의 HDP 산화막 모우트는 트랜치 상부 코너 부분에 게이트 산화막이 얇아지는 현상을 유발하여 전압인가시 브레이크다운(Break down)과 같은 전류 누설(Current leakage)의 원인이 될 수 있고 후속 공정인 게이트 식각시 모우트 부분의 폴리 실리콘(Poly-Si)의 제거를 어렵게 하여 폴리 실리콘의 잔존(Residue)에 의한 게이트 브리지(Gate Bridge)를 유발할 수 있는 문제점이 있다.The HDP oxide move may cause thinning of the gate oxide film in the upper corner portion of the trench, which may cause current leakage such as breakdown when voltage is applied, and move during subsequent gate etching. There is a problem that it is difficult to remove the polysilicon (Poly-Si) of the gate portion and cause a gate bridge due to the residual of the polysilicon.
따라서 본 발명은 상술한 단점을 해소할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of forming a device isolation film of a semiconductor device capable of solving the above-mentioned disadvantages.
본 발명의 다른 목적은 트랜치 형성시 발생하는 폴리머를 이용하여 모우트가 형성되지 않는 소자 분리막을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a device isolation layer in which no moat is formed using a polymer generated during trench formation.
본 발명의 다른 목적은 트랜치 상부 코너 부분에 플로팅 게이트 산화막이 얇아지는 현상을 방지할 수 있는 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of forming a device isolation layer capable of preventing the floating gate oxide film from thinning in the upper corner portion of the trench.
본 발명의 특징에 의하면, 터널산화막이 얇아지는 현상을 방지함으로써 브레이크다운 및 누설전류를 방지할 수 있다.According to a feature of the present invention, breakdown and leakage current can be prevented by preventing the tunnel oxide film from thinning.
도 1a 내지 도 1h는 종래의 기술에 따른 소자 분리막 형성 방법을 설명하기 위한 단면도.1A to 1H are cross-sectional views illustrating a method of forming a device isolation layer according to the related art.
도 2a 내지 2h는 본 발명의 제 1 실시 예에 따른 소자 분리막 형성 방법을 설명하기 위한 단면도.2A through 2H are cross-sectional views illustrating a method of forming a device isolation layer in accordance with a first embodiment of the present invention.
도 3a 내지 3e는 본 발명의 제 2 실시 예에 따른 소자 분리막 형성 방법을 설명하기 위한 단면도.3A to 3E are cross-sectional views illustrating a method of forming an isolation layer in accordance with a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 11, 21 : 실리콘 기판2, 12, 22 : 패드 산화막1, 11, 21: silicon substrate 2, 12, 22: pad oxide film
3, 13, 23 : 질화막4, 14, 24, 27 : 포토레지스트 패턴3, 13, 23: nitride film 4, 14, 24, 27: photoresist pattern
5, 15, 25 : 폴리머6, 16, 26 , 28 : 트랜치5, 15, 25: polymer 6, 16, 26, 28: trench
7, 18, 29 : 열 산화막8, 19 : HDP 산화막7, 18, 29: thermal oxide film 8, 19: HDP oxide film
17 : 라운딩 형상17: rounding shape
반도체 기판에 패드 산화막 및 질화막을 형성한 후 트랜치 영역을 정의하는 단계, 상기 반도체 기판의 일부가 제거되도록 상기 트랜치 영역의 상기 질화막을 과도 식각하여 질화막 측벽에 폴리머를 형성하는 단계, 상기 트랜치 영역의 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계, 상기 폴리머를 제거한 후 상기 트랜치에 열 산화막을 형성하는 단계, 및 전체 구조 상부에 HDP산화막을 형성한 후상기 질화막이 노출되도록 평탄화공정을 수행하는 단계 포함하여 이루어진 것을 특징으로 하는 소자 분리막 형성 방법을 제공한다.Defining a trench region after forming a pad oxide film and a nitride film on the semiconductor substrate, over-etching the nitride film of the trench region so as to remove a portion of the semiconductor substrate to form a polymer on the nitride film sidewalls, the trench region Forming a trench by etching the semiconductor substrate, forming a thermal oxide film on the trench after removing the polymer, and performing a planarization process so that the nitride film is exposed after forming an HDP oxide film over the entire structure. It provides a device isolation film forming method characterized in that.
셀 영역 및 주변 회로영역으로 정의된 반도체 기판상에 패드 산화막 및 질화막을 증착하는 단계, 상기 반도체 기판의 일부가 제거되도록 상기 트랜치 영역의 상기 질화막을 과도 식각하여 질화막 측벽에 폴리머를 형성하는 단계, 상기 셀 영역 및 주변 회로영역의 노출된 상기 반도체 기판을 식각하여 제 1 트랜치를 형성하는 단계, 상기 셀 영역의 상기 제 1 트랜치 하부의 상기 반도체 기판을 일정깊이로 식각하여 제 2 트랜치가 형성되는 단계 및 상기 제 1 및 제 2 트랜치 측벽에 열산화막이 형성되는 단계를 포함하여 이루어진 것을 특징으로 하는 소자 분리막 형성 방법을 제공한다.Depositing a pad oxide film and a nitride film on a semiconductor substrate defined by a cell region and a peripheral circuit region, over-etching the nitride film in the trench region to remove a portion of the semiconductor substrate to form a polymer on the nitride film sidewalls; Etching the exposed semiconductor substrate of the cell region and the peripheral circuit region to form a first trench, etching the semiconductor substrate under the first trench of the cell region to a predetermined depth, and forming a second trench; And forming a thermal oxide film on sidewalls of the first and second trenches.
이하 첨부된 도면을 참조하여 본 발명의 제 1 실시 예를 상세히 설명하기로 한다.Hereinafter, a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 2h는 본 발명의 제 1 실시 예에 따른 소자 분리막 형성 방법을 설명하기 위한 단면도이다.2A to 2H are cross-sectional views illustrating a method of forming a device isolation film according to a first embodiment of the present invention.
도 2a를 참조하면, 실리콘 기판(Si substrate)(11)상에 패드 산화막(pad oxidation)(12)과 질화막(nitride)(13)을 순차적으로 증착한다. 상기의 패드 산화막(12)과 질화막(13)이 증착된 실리콘 기판(11)상에 포토레지스트(Photoresist)(14)를 도포한 후 포토 마스크를 이용한 노광공정을 통해 트랜치(16)가 형성될 영역을 정의한다.Referring to FIG. 2A, a pad oxide film 12 and a nitride film 13 are sequentially deposited on a Si substrate 11. After the photoresist 14 is coated on the silicon substrate 11 on which the pad oxide film 12 and the nitride film 13 are deposited, the trench 16 is formed through an exposure process using a photo mask. Define.
도 2b 및 도 2c를 참조하면, 상기 포토레지스트(14)를 배리어로 사용하여 질화막(13)과 패드 산화막(12)을 순차적으로 식각하여 실리콘 기판(11)을 노출시킨다.2B and 2C, the nitride film 13 and the pad oxide film 12 are sequentially etched using the photoresist 14 as a barrier to expose the silicon substrate 11.
이때 질화막(13)은 CF4와 CHF3같은 가스를 사용하여 과도한 식각을 수행함으로써 실리콘 기판(11) 표면 부분이 약간 식각이 되게 한다. 이때 질화막(13) 측벽에 다량의 폴리머(Polymer)(15)가 형성된다. 상기 과도한 질화막(13) 식각으로 인해 질화막(13) 측벽에 발생한 폴리머(Polymer)(15)는 식각 패시베이션 효과(Etch passivation Effect)에 의해 질화막(13)과 실리콘 기판(11)사이에 단차가 유발된다.In this case, the nitride film 13 may be partially etched by performing excessive etching using gases such as CF 4 and CHF 3 . At this time, a large amount of polymer 15 is formed on the sidewall of the nitride film 13. The polymer 15 generated on the sidewall of the nitride layer 13 due to the excessive etching of the nitride layer 13 causes a step between the nitride layer 13 and the silicon substrate 11 due to an etching passivation effect. .
도 2d를 참조하면, 상기 과도한 질화막(13)의 식각으로 인해 형성된 질화막(13) 측벽의 폴리머(15)를 식각 베리어로 사용하여 상기 실리콘 기판(11)의 노출된 부분을 식각함으로 STI구조 또는 DTI구조의 트랜치(16)가 형성된다.Referring to FIG. 2D, the exposed portion of the silicon substrate 11 is etched using the polymer 15 on the sidewall of the nitride film 13 formed by the etching of the excessive nitride film 13 as an etching barrier. A trench 16 of structure is formed.
도 2e를 참조하면, 상기 질화막(13) 측벽의 폴리머(15)와 질화막(13) 상부에 형성된 포토레지스트(14)를 제거한다. 즉 상기 과도한 질화막(13) 식각에 의해 형성된 폴리머(15)와 실리콘 기판(11) 사이의 단차에 의해 STI구조 또는 DTI구조의 트랜치(16) 상부 모서리에 라운딩 형상(17)이 형성된다.Referring to FIG. 2E, the polymer 15 on the sidewall of the nitride film 13 and the photoresist 14 formed on the nitride film 13 are removed. That is, the rounded shape 17 is formed at the upper edge of the trench 16 of the STI structure or the DTI structure by the step between the polymer 15 formed by the excessive nitride film 13 etching and the silicon substrate 11.
도 2f 및 2g를 참조하면, STI구조 또는 DTI구조의 트랜치(16) 측벽의 식각 손상을 보상하기 위해 상기 STI구조 또는 DTI구조의 트랜치(16) 내에 측벽 산화를 실시하여 열 산화막(18)을 형성한다. 상기 열 산화막(18)이 형성된 STI구조 또는DTI구조의 트랜치(16)를 매립하기 위해서 HDP 산화막(19)을 실리콘 기판(11)상에 증착한 후 평탄화 공정을 수행한다.2F and 2G, in order to compensate for etch damage of the sidewalls of the trench 16 of the STI structure or the DTI structure, sidewall oxidation is performed in the trench 16 of the STI structure or the DTI structure to form a thermal oxide film 18. do. In order to fill the trench 16 of the STI structure or the DTI structure in which the thermal oxide film 18 is formed, the HDP oxide film 19 is deposited on the silicon substrate 11 and then the planarization process is performed.
이때 상기 트랜치(16) 내부에 빈 공간이 형성되지 않도록 HDP 산화막(19)을 증착한 후 질화막(13)을 식각정지층으로 하여 상기 질화막(13) 상의 HDP 산화막(19)을 제거하기 위한 CMP 공정을 수행함으로써 평탄화 한다.At this time, after depositing the HDP oxide film 19 so that the empty space is not formed inside the trench 16, the CMP process for removing the HDP oxide film 19 on the nitride film 13 by using the nitride film 13 as an etch stop layer. By flattening.
도 2h를 참조하면, 상기 질화막(13)과 패드 산화막(12)을 제거하고 도시 되지 않은 VT 스크린 산화막 형성 전에 BFN 용액을 이용한 습식 식각(Wet etch)공정을 실시하여 플로팅 게이트(Floating gate)를 정의한다.Referring to FIG. 2H, a floating gate is defined by removing the nitride layer 13 and the pad oxide layer 12 and performing a wet etch process using a BFN solution before forming a VT screen oxide layer (not shown). do.
이때 상기 습식 식각공정시 HDP 산화막(19)과 열 산화막(18)의 식각비 차로 인해 HDP 산화막(19)이 식각되는 동안 상대적으로 식각율이 느린 열 산화막(18)이 식각 베리어로 작용하게 되므로 HDP 산화막(19) 모우트를 발생을 방지할 수 있다. 또한 상기 습식 식각 공정시 식각 시간을 조절하여 프로팅 게이트를 정의 할 수 있다.At this time, due to the difference in etching ratio between the HDP oxide film 19 and the thermal oxide film 18 during the wet etching process, the thermal oxide film 18 having a relatively low etching rate acts as an etching barrier while the HDP oxide film 19 is etched. It is possible to prevent the oxide film 19 from generating. In addition, during the wet etching process, a etching gate may be defined by adjusting an etching time.
NAND 타입의 플래시 반도체 소자의 제조 공정시 셀(Cell)영역과 주변(Peripheral)영역이 DTI(Deep Trench Isolation)와 STI(Shallow Trench Isolation)공정으로 구분되어 STI구조 및 DTI구조의 트랜치를 동시에 구현하는 방법을 사용하고 있다.In the manufacturing process of NAND type flash semiconductor device, cell region and peripheral region are divided into DTI (Deep Trench Isolation) and STI (Shallow Trench Isolation) processes to simultaneously implement the trench of STI structure and DTI structure. I'm using the method.
이하 첨부된 도면을 참조하여 본 발명의 제 2 실시 예를 상세히 설명하기로 한다.Hereinafter, a second embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 3e는 본 발명의 제 2 실시 예에 따른 소자 분리막 형성 방법을 설명하기 위한 단면도이다.3A to 3E are cross-sectional views illustrating a method of forming a device isolation film according to a second embodiment of the present invention.
도 3a를 참조하면, 셀 영역과 주변 회로영역으로 구분된 실리콘 기판(Si substrate)(21)상에 패드 산화막(pad oxidation)(22)과 질화막(nitride)(23)을 순차적으로 증착한다.Referring to FIG. 3A, a pad oxide layer 22 and a nitride layer 23 are sequentially deposited on a silicon substrate 21 divided into a cell region and a peripheral circuit region.
상기의 패드 산화막(22)과 질화막(23)이 증착된 실리콘 기판(21)상에 포토레지스트(Photoresist)를 도포한 후 STI용 포토 마스크(Photomask)를 이용한 노광공정을 STI용 포토 마스크 패턴(Photomask pattern)(24)을 형성한다. 상기 포토 마스크 패턴(24)에 의해 셀 영역에 형성될 DTI구조의 트랜치(28) 및 주변 회로영역에 형성될 STI구조의 트랜치(26)가 형성될 영역이 정의된다.After the photoresist is applied onto the silicon substrate 21 on which the pad oxide film 22 and the nitride film 23 are deposited, the exposure process using the STI photomask is performed. pattern) 24 is formed. The photo mask pattern 24 defines the trench 28 of the DTI structure to be formed in the cell region and the region in which the trench 26 of the STI structure to be formed in the peripheral circuit region is formed.
도 3b 및 3c를 참조하면, 상기 STI용 포토 마스크 패턴(24)을 이용하여 셀 영역 및 주변 회로영역에 STI공정을 실시하여 셀 영역 및 주변 회로영역에 STI구조의 트랜치(26)를 형성한 다음 STI용 포토 마스크 패턴(24)을 제거한다.3B and 3C, an STI process is performed on a cell region and a peripheral circuit region using the STI photomask pattern 24 to form a trench 26 having an STI structure in the cell region and a peripheral circuit region. The photo mask pattern 24 for STI is removed.
구체적으로 상기의 STI공정시 포토 마스크 패턴(24)을 식각 배리어(Barrier)로 이용하여 질화막(23)의 식각시간을 증가시켜 과도한 식각을 실시한다. 상기 과도한 식각에 의해 실리콘 기판(21)의 일부가 식각되어 폴리머(Polymer)(25)를 발생시킨다. 상기의 폴리머(25)를 식각 배리어로 이용하여 실리콘 기판(21)을 식각함으로써 STI구조의 트랜치(26)를 주변 영역에 형성하고 셀 영역의 DTI구조의 트랜치(28) 일부를 형성한다.Specifically, during the STI process, the etching time of the nitride layer 23 is increased by using the photomask pattern 24 as an etching barrier, thereby performing excessive etching. Due to the excessive etching, part of the silicon substrate 21 is etched to generate a polymer 25. The silicon substrate 21 is etched using the polymer 25 as an etch barrier to form the trench 26 of the STI structure in the peripheral region and to form part of the trench 28 of the DTI structure of the cell region.
상기의 과도식각에 의해 질화막(23)의 측벽과 반도체 기판(21)에 형성된 트랜치의 상부모서리 부분에 발생한 폴리머(25)는 식각 패시베이션 효과(Etch passivation Effect)에 의해 셀 및 주변 회로영역의 STI구조의 트랜치(26) 상부모서리 부분에 완만한 경사를 가지는 단차를 유발시킨다. 상기 단차에 의해 트랜치 상부모서리 부분에 라운딩 형상이 형성된다.The polymer 25 generated in the sidewalls of the nitride film 23 and the upper edge portion of the trench formed in the semiconductor substrate 21 by the transient etching is formed in the STI structure of the cell and the peripheral circuit region by the etching passivation effect. Induces a step with a gentle slope in the upper corner portion of the trench 26. The stepped portion forms a rounded shape in the trench upper corner portion.
도 3d를 참조하면, STI용 포토 마스크 패턴(24) 스트립공정과 클리닝(Cleaning) 공정을 실시한다. 이때 클리닝 공정시 불소가 함유되지 않은 BN용액을 사용함으로써 셀 영역의 트랜치 상부의 폴리머(25)가 제거되지 않게한다.Referring to FIG. 3D, the STI photomask pattern 24 is stripped and cleaned. At this time, by using the BN solution containing no fluorine in the cleaning process, the polymer 25 in the upper portion of the trench in the cell region is not removed.
주변 회로영역에 포토레지스트(27)를 증착한 다음 셀 영역의 트랜치 상부의 폴리머(25)를 식각 배리어로 이용하여 셀 영역에 형성된 STI구조의 트랜치(26) 일부를 다시 식각함으로써 셀 영역에 DTI구조의 트랜치(28)를 형성한다.After the photoresist 27 is deposited in the peripheral circuit region, a portion of the trench 26 of the STI structure formed in the cell region is etched again by using the polymer 25 on the trench of the cell region as an etching barrier. To form a trench 28.
도 3e를 참조하면, 상기의 주변 회로영역의 포토레지스트(27)를 제거하고 BON 용액을 이용한 세정공정을 수행하여 폴리머(25)를 제거한다. 주변 회로영역의 STI구조의 트랜치(26)와 셀 영역의 DTI구조의 트랜치(28)측벽에 열 산화막(29)을 형성한다.Referring to FIG. 3E, the photoresist 27 of the peripheral circuit region is removed and the polymer 25 is removed by performing a cleaning process using a BON solution. A thermal oxide film 29 is formed on the sidewalls of the trench 26 of the STI structure of the peripheral circuit region and the trench 28 of the DTI structure of the cell region.
이로써 트랜치 상부 모서리 부분의 라운딩이 형성되어 게이트 산화막 증착후 셀 영역의 트랜치 상부 모서리 부분의 터널 산화막이 얇아지는 현상을 방지한다. 이로써 고전압(High voltage)이 인가되면 모우트에의해 브레이크다운 (Breakdown)이 발생하거나 누설전류(Current leakage)가 발생하는 것을 방할 수 있다.As a result, rounding is formed in the upper corner portion of the trench to prevent thinning of the tunnel oxide layer in the trench upper corner portion of the cell region after the gate oxide deposition. As a result, when a high voltage is applied, breakdown may be prevented or current leakage may occur due to the moat.
이와 같이 본 발명에 의한 소자 분리막 형성 방법은 종래의 트랜치 형성과정에서 발생하는 폴리머를 이용하여 상기 트랜치 상부 모서리에 라운딩 형상이 형성되어 모우트 발생을 방지할 수 있다.As described above, in the method of forming a device isolation layer according to the present invention, a rounding shape is formed at an upper corner of the trench by using a polymer generated in a conventional trench formation process to prevent the occurrence of moat.
또한 터널 산화막 씬닝현상을 방지함으로 반도체 소자의 치명적인 문제점인 브레이크다운 (Breakdown)현상 및 누설전류(Current leakage)를 방지할 수 있다.In addition, by preventing tunnel oxide thinning, breakdown and current leakage, which are fatal problems of semiconductor devices, may be prevented.
또한 모우트 발생을 방지하여 누설전류와 단층 형상을 해결함으로써 소자의 특성향상, 수율향상 그리고 원가절감 할 수 있다.In addition, by preventing the occurrence of the moot, the leakage current and the single-layer shape can be solved, thereby improving the characteristics, yield and cost of the device.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010086867A KR20030056602A (en) | 2001-12-28 | 2001-12-28 | Method of forming an isolation film in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010086867A KR20030056602A (en) | 2001-12-28 | 2001-12-28 | Method of forming an isolation film in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030056602A true KR20030056602A (en) | 2003-07-04 |
Family
ID=32214786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010086867A KR20030056602A (en) | 2001-12-28 | 2001-12-28 | Method of forming an isolation film in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030056602A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466188B1 (en) * | 2002-05-29 | 2005-01-13 | 주식회사 하이닉스반도체 | Method of manufacturing for floating gate in flash memory cell |
| KR100479834B1 (en) * | 2002-09-03 | 2005-04-06 | 주식회사 엑셀반도체 | Flash memory fabrication method |
| KR100554834B1 (en) * | 2003-12-11 | 2006-03-03 | 주식회사 하이닉스반도체 | Method of manufacturing flash memory device |
| US7396738B1 (en) | 2006-12-13 | 2008-07-08 | Hynix Semiconductor Inc. | Method of forming isolation structure of flash memory device |
| KR101055755B1 (en) * | 2004-07-15 | 2011-08-11 | 주식회사 하이닉스반도체 | Device Separation Method of Flash Memory Device |
-
2001
- 2001-12-28 KR KR1020010086867A patent/KR20030056602A/en not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466188B1 (en) * | 2002-05-29 | 2005-01-13 | 주식회사 하이닉스반도체 | Method of manufacturing for floating gate in flash memory cell |
| KR100479834B1 (en) * | 2002-09-03 | 2005-04-06 | 주식회사 엑셀반도체 | Flash memory fabrication method |
| KR100554834B1 (en) * | 2003-12-11 | 2006-03-03 | 주식회사 하이닉스반도체 | Method of manufacturing flash memory device |
| KR101055755B1 (en) * | 2004-07-15 | 2011-08-11 | 주식회사 하이닉스반도체 | Device Separation Method of Flash Memory Device |
| US7396738B1 (en) | 2006-12-13 | 2008-07-08 | Hynix Semiconductor Inc. | Method of forming isolation structure of flash memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100845103B1 (en) | Method of fabricating the semiconductor device | |
| KR100607330B1 (en) | Method of forming an isolation layer in a semiconductor device | |
| KR20030056602A (en) | Method of forming an isolation film in semiconductor device | |
| KR20030049783A (en) | Method of forming an isolation film in semiconductor device | |
| KR100979233B1 (en) | Method for forming element isolation layer of semiconductor device | |
| KR20050028618A (en) | Method for forming isolation layer of semiconductor device | |
| KR20060002138A (en) | Method of manufacturing semiconductor device | |
| KR100412138B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR100474863B1 (en) | Method of forming an isolation layer in a semiconductor device | |
| KR20030049357A (en) | Method of forming an isolation film in semiconductor device | |
| KR100984854B1 (en) | Method for forming element isolation layer of semiconductor device | |
| KR101006510B1 (en) | Method for forming isolation layer of semiconductor device | |
| CN115084044A (en) | Semiconductor structure and forming method thereof | |
| KR100650815B1 (en) | Method of forming a field oxide layer in flash memory device | |
| KR101095066B1 (en) | Method for manufacturing semiconductor device | |
| KR100881413B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR20060128152A (en) | Method for manufacturing semiconductor device | |
| KR20030001875A (en) | Method for forming isolation layer in semiconductor device | |
| KR20050002060A (en) | Method for protecting moat in semiconductor device with selective silicon recess | |
| KR20050012654A (en) | Method for forming element isolation layer of semiconductor device | |
| KR20040049414A (en) | Semiconductor device and fabrication method thereof | |
| KR20030008053A (en) | Method for forming isolation layer in semiconductor device | |
| KR20030080321A (en) | Method for manufacturing isolation film of semiconductor device | |
| KR20050003046A (en) | Method of manufacturing isolation using liner nitride | |
| KR20010009388A (en) | Manufacturing method for trench isolation in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |