KR100466188B1 - Method of manufacturing for floating gate in flash memory cell - Google Patents
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Abstract
본 발명은 플래시 메모리 셀의 플로팅 게이트 제조방법에 관한 것으로, 특히 반도체 기판 상에서 터널 산화막이 균등하게 형성되지 않아 발생하는 '게이트 산화막 얇아짐' 현상을 방지하여 터널 산화막의 신뢰성을 개선시키기 위하여 반도체 기판 상부와 트랜치 상부의 경계면중 터널 산화막이 형성될 부위의 반도체 기판의 상부를 이중 턱 또는 계단형 구조로 형성함으로써 반도체 기판 상에 터널 산화막을 균등한 두께로 형성시킬 수 있는 플래시 메모리 셀의 플로팅 게이트 제조방법을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a floating gate of a flash memory cell, and more particularly, to improve the reliability of a tunnel oxide layer by preventing a 'gate oxide thinning' phenomenon caused by the inability to uniformly form the tunnel oxide layer on the semiconductor substrate. A method of manufacturing a floating gate of a flash memory cell capable of forming a tunnel oxide film on a semiconductor substrate with a uniform thickness by forming a double tuck or a stepped structure on an upper portion of a semiconductor substrate where a tunnel oxide film is to be formed in an interface between the trench and the trench. Initiate.
Description
본 발명은 플래시 메모리 셀의 플로팅 게이트 제조방법에 관한 것으로, 특히 반도체 기판 상에서 터널 산화막이 균등하게 형성되지 않아 발생하는 '게이트 산화막 얇아짐' 현상을 방지하여 터널 산화막의 신뢰성을 개선시킬 수 있는 플래시 메모리 셀의 플로팅 게이트 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a floating gate of a flash memory cell. In particular, a flash memory capable of improving the reliability of a tunnel oxide layer by preventing a 'gate oxide thinning' phenomenon caused by an inability to uniformly form a tunnel oxide layer on a semiconductor substrate. A method of manufacturing a floating gate of a cell.
일반적으로, 플래시 메모리 셀(Flash memory cell)은 소자 분리 공정으로 STI(Shallow Trench Isolation) 구조를 이용하여 구현하고 있는데, 마스크 패터닝(Mask patterning)을 이용한 플로팅 게이트의 아이솔레이션(Isolation) 공정시 마스크 임계 치수(Critical Dimension; CD)의 변화(Variation)에 따라 웨이퍼 균일성(Wafer uniformity)이 매우 불량하여 균일한 플로팅 게이트 구현이 용이하지 않으며, 커플링비(Coupling ratio)의 변화에 따라 메모리 셀의 프로그램 및 소거 패일(Fail) 등의 문제가 발생하고 있다. 더욱이, 고집적화되는 설계 특성상 0.15㎛ 이하의 작은 스페이스(Space) 구현시에 마스크 공정이 더욱 어려워져 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래시 메모리 셀의 제조공정이 한층 더 어려워지고 있다.In general, a flash memory cell is implemented using a shallow trench isolation (STI) structure as a device isolation process, and a mask critical dimension in an isolation process of a floating gate using mask patterning. Wafer uniformity is very poor due to variation of (Critical Dimension; CD), making it impossible to implement a uniform floating gate, and programming and erasing a memory cell according to a change in coupling ratio. Problems such as fail have occurred. In addition, a mask process becomes more difficult when a small space of 0.15 μm or less is realized due to a highly integrated design characteristic, and thus, a manufacturing process of a flash memory cell in which a uniform floating gate is an important factor becomes more difficult.
한편, 상기의 원인 등에 의해 플로팅 게이트가 균일하게 형성되지 않을 경우 커플링비의 차이가 심화되어 메모리 셀의 프로그램 및 소거 시에 과소거(Over erase)등의 문제가 발생함에 따라 소자 특성에 나쁜 영향을 미치고 있으며, 마스크공정의 증가로 인해 제품의 수율 저하 및 원가 상승의 원인이 되고 있다. 또한, 트랜치 식각공정시에 트랜치 상부 모서리(Trench top corner) 부위가 거의 직각으로 날카롭게 형성됨에 따라 후속 터널 산화공정(Tunnel oxidation)을 진행하는 경우, 트랜치 상부의 모서리 부위의 터널 산화막의 두께가 활성영역(Active region)의 터널 산화막의 두께보다 얇게 형성되는 '게이트 산화막 얇아짐(Gate oxide thinning)' 현상이 발생한다. 이로 인해, 터널 산화막은 반도체 기판 상부면에 균등한 두께로 형성되지 않고 트랜치 상부의 모서리 부위에서 증착 타겟보다 작은 두께로 형성된다. 이에 따라, 이러한 부분이 전계 집중 포인트가 되어 터널 산화막 신뢰성(Reliability)이 저하되는 문제점을 가지고 있다.On the other hand, if the floating gate is not formed uniformly due to the above reasons, the difference in the coupling ratio is intensified, which causes a bad effect on the device characteristics as a problem such as over erase occurs during program and erase of the memory cell. Increasingly, the increase of the mask process is the cause of lowering the yield of products and rising costs. In addition, since the trench top corner portion is sharply formed at a right angle during the trench etching process, the thickness of the tunnel oxide layer at the corner portion of the trench portion is increased when the subsequent tunnel oxidation process is performed. 'Gate oxide thinning', which is thinner than the thickness of the tunnel oxide layer in the active region, occurs. As a result, the tunnel oxide film is not formed to have a uniform thickness on the upper surface of the semiconductor substrate, but is formed to have a thickness smaller than that of the deposition target at the corner portion of the upper portion of the trench. As a result, such a portion becomes an electric field concentration point and thus has a problem in that tunnel oxide film reliability is degraded.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 기판 상에서 터널 산화막이 균등하게 형성되지 않아 발생하는 '게이트 산화막 얇아짐' 현상을 방지하여 터널 산화막의 신뢰성을 개선시키는데 그 목적이 있다.Accordingly, the present invention has been made to solve the problems of the prior art described above, and to improve the reliability of the tunnel oxide film by preventing the 'gate oxide thinning' phenomenon caused by the tunnel oxide film not being evenly formed on the semiconductor substrate. The purpose is.
도 1a 내지 도 1m은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 제조방법을 설명하기 위하여 도시한 단면도들이다.1A to 1M are cross-sectional views illustrating a method of manufacturing a flash memory cell according to a preferred embodiment of the present invention.
도 2a 및 도 2b는 도 1a 내지 도 1m에 도시된 본 발명의 바람직한 실시예에 따라 제조된 플래시 메모리 셀의 SEM 사진들이다.2A and 2B are SEM photographs of flash memory cells fabricated in accordance with the preferred embodiment of the present invention shown in FIGS. 1A-1M.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
102 : 반도체 기판 104 : 패드 산화막102 semiconductor substrate 104 pad oxide film
106 : 패드 질화막 108 : 스페이서용 질화막106 pad nitride film 108 nitride film for spacer
110 : 스페이서 112 : 트랜치110: spacer 112: trench
114 : 월 희생 산화막 116 : 월 산화막114: month sacrificial oxide film 116: month oxide film
118 : 라이너 산화막 120 : HDP 산화막118: liner oxide film 120: HDP oxide film
122 : 트랜치 절연막 124 : 스크린 산화막122: trench insulating film 124: screen oxide film
126 : 터널 산화막 128 : 플로팅 게이트126 tunnel oxide film 128 floating gate
본 발명은 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계와, 상기 반도체 기판이 노출되도록 상기 패드 질화막 및 상기 패드 산화막을 식각하되, 노출되는 상기 반도체 기판이 과도식각되도록 식각하는 단계와, 상기 단계에서 식각된 상기 패드 질화막, 상기 패드 산화막 및 과도식각된 상기 반도체 기판의 내측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 이용한 식각공정을 실시하여 상기 반도체 기판에 트랜치를 형성하는 단계와, 상기 트랜치의 내부면에 대해 산화공정을 실시하여 월 산화막을 형성하는 단계와, 상기 트랜치를 매립하도록 트랜치 절연막용 산화막을 증착하고, 상부가 돌출되도록 연마공정과, 상기 패드 질화막 및 상기 스페이서 제거공정을 실시하여 트랜치 절연막을 형성하는 단계와, 상기 패드 산화막을 제거하고, 제거된 스크린 산화막 부위를 포함한 상기 반도체 기판 상에 스크린 산화막을 형성하는 단계와, 상기 스크린 산화막을 제거하고, 제거된 스크린 산화막 부위에 터널 산화막을 형성하는 단계와, 상기 트랜치 절연막을 사이에 두고 독립적으로 고립된 플로팅 게이트를 형성하는 단계를 포함하는 플래시 메모리 셀의 플로팅 게이트 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device, the method comprising: depositing a pad oxide film and a pad nitride film on a semiconductor substrate, etching the pad nitride film and the pad oxide film to expose the semiconductor substrate, and etching the semiconductor substrate to be over-etched; Forming a trench in the semiconductor substrate by forming a spacer on an inner wall of the pad nitride layer, the pad oxide layer, and the overetched semiconductor substrate, and an etching process using the spacer as a mask; Performing an oxidation process on the inner surface of the trench to form a monthly oxide film, depositing an oxide film for the trench insulation layer to fill the trench, and polishing the upper portion to protrude, and removing the pad nitride film and the spacer. Performing a trench to form a trench insulating film; Removing the film and forming a screen oxide film on the semiconductor substrate including the removed screen oxide film portion, removing the screen oxide film and forming a tunnel oxide film on the removed screen oxide film, and forming the trench insulating film The present invention provides a method of manufacturing a floating gate of a flash memory cell, the method including forming an isolated floating gate independently.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, the same reference numerals refer to the same elements, and descriptions of overlapping elements will be omitted.
도 1a 내지 도 1m은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀의 제조방법을 설명하기 위해 도시한 단면도들이다.1A to 1M are cross-sectional views illustrating a method of manufacturing a flash memory cell according to a preferred embodiment of the present invention.
도 1a를 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(102)을 제공한다. 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)로 세정하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])로 세정한 후 SC-1로 세정한다.Referring to FIG. 1A, a semiconductor substrate 102 cleaned by a pretreatment cleaning process is provided. The pretreatment cleaning process is performed by washing with DHF (Diluted HF; HF solution diluted to H 2 0 at a ratio of 50: 1) and then mixing SC-1 (NH 4 OH / H 2 O 2 / H 2 O solution at a predetermined ratio). Solution) or BOE (Buffer Oxide Etchant; mixed solution of HF and NH 4 F diluted with H 2 O at a ratio of 100: 1 or 300: 1 [1: 4 to 1: 7]) It is then washed with SC-1.
이어서, 반도체 기판(102) 상에 패드 산화막(104) 및 패드 질화막(106)을 순차적으로 증착한다. 패드 산화막(104)은 반도체 기판(102)의 상부 표면의 결정결함 또는 표면처리를 위하여 700 내지 900℃의 온도범위에서 건식 또는 습식산화방식을 통해 70 내지 150Å의 두께로 반도체 기판(102) 상에 증착한다. 패드 질화막(106)은 후속 공정에 의해 형성되는 트랜치 절연막(122)(도 1i참조)의 높이(Height)를 최대한 증가시키기 위하여 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착공정을 실시하여 2000 내지 3500Å의 두께로 패드 산화막(104) 상에 증착한다.Subsequently, the pad oxide film 104 and the pad nitride film 106 are sequentially deposited on the semiconductor substrate 102. The pad oxide film 104 is formed on the semiconductor substrate 102 with a thickness of 70 to 150 kPa through a dry or wet oxidation method in a temperature range of 700 to 900 ° C. for crystal defects or surface treatment of the upper surface of the semiconductor substrate 102. Deposit. The pad nitride film 106 was deposited by a low pressure chemical vapor deposition (LP-CVD) method in order to maximize the height of the trench insulating film 122 (see FIG. 1I) formed by a subsequent process. It deposits on the pad oxide film 104 to a thickness of 3500Å.
도 1b를 참조하면, 전체 구조 상부에 아이솔레이션(ISOlation) 마스크(미도시)를 이용한 아이솔레이션 공정을 실시하여 반도체 기판(102)의 일부가 노출되도록 패드 질화막(106) 및 패드 산화막(104)의 일정부위를 식각한다. 이때, 도시된 바와 같이 반도체 기판(102)이 내부방향으로 'D' 깊이(Depth)만큼 과도 식각(Over etch)되도록 아이솔레이션 공정을 실시한다.Referring to FIG. 1B, a portion of the pad nitride layer 106 and the pad oxide layer 104 are exposed to a portion of the semiconductor substrate 102 by performing an isolation process using an isolation mask (not shown) on the entire structure. Etch In this case, as illustrated, the isolation process is performed such that the semiconductor substrate 102 is excessively etched by a 'D' depth inwardly.
도 1c를 참조하면, 전체 구조 상부에 스페이서용 질화막(108)을 증착한다. 스페이서용 질화막(108)은 LP-CVD 방식으로 증착공정을 실시하여 300 내지 1000Å의 두께로 증착한다.Referring to FIG. 1C, a nitride nitride film 108 for spacers is deposited on the entire structure. The nitride film 108 for the spacer is deposited to a thickness of 300 to 1000 하여 by performing a deposition process by LP-CVD.
도 1d를 참조하면, 스페이서용 질화막(108)에 대해 에치백(Etch back) 공정 또는 블랭켓 에치(Blanket etch) 공정을 실시하여 도 1b에서 식각된 패드 질화막(106), 패드 산화막(104) 및 반도체 기판(102)의 내측벽에 스페이서(110)를 형성한다.Referring to FIG. 1D, an etching back process or a blanket etch process may be performed on the spacer nitride film 108 to etch the pad nitride film 106, the pad oxide film 104, and the like. The spacer 110 is formed on the inner wall of the semiconductor substrate 102.
도 1e를 참조하면, 스페이서(110)를 마스크로 이용한 아이솔레이션 공정을 통해 반도체 기판(102)을 일정 깊이만큼 식각하여 STI 구조를 가지는 트랜치(112)를 형성한다. 이때, 아이솔레이션 공정은 트랜치(112)가 75 내지 85°정도의 경사각(θ)을 갖도록 실시한다.Referring to FIG. 1E, a trench 112 having an STI structure is formed by etching the semiconductor substrate 102 by a predetermined depth through an isolation process using the spacer 110 as a mask. At this time, the isolation process is performed such that the trench 112 has an inclination angle θ of about 75 to 85 degrees.
한편, 트랜치(112)를 형성하기 위한 아이솔레이션 공정시 스페이서(110)를 마스크로 이용하기 때문에 도시된 'A'와 같이 스페이서(110)의 하부와 접속되는 부위의 반도체 기판(102)은 'A1'과 'A2'와 같이 이중 턱 또는 계단형(Stepped) 구조를 갖게된다. 이러한, 이중 턱 또는 계단형 구조에 의해 후속공정시 이 부위에 형성되는 터널 산화막(126)(도 1l참조)은 반도체 기판(102) 상(즉, 활성역역과 트랜치에 인접한 부위를 포함)에서 균등한 두께로 형성되는 것이 가능하다.Meanwhile, since the spacer 110 is used as a mask during the isolation process for forming the trench 112, the semiconductor substrate 102 of the portion connected to the lower portion of the spacer 110 as shown in 'A' is referred to as 'A1'. And have a double jaw or stepped structure, such as 'A2'. The tunnel oxide film 126 (see FIG. 1L) formed at this site in a subsequent process by the double tuck or stepped structure is evenly formed on the semiconductor substrate 102 (that is, including a region adjacent to the active area and the trench). It is possible to be formed in one thickness.
도 1f를 참조하면, 아이솔레이션 공정후 트랜치(112)의 내측벽 및 하부면을 포함한 내부면에 형성되는 자연산화막을 제거하기 위하여 도 1a에서 실시된 전처리 세정공정을 실시한다.Referring to FIG. 1F, a pretreatment cleaning process performed in FIG. 1A is performed to remove a native oxide film formed on an inner surface including an inner wall and a lower surface of the trench 112 after an isolation process.
이어서, 트랜치(112)의 내부면의 손상(Demage)을 보상하고, 트랜치(112) 상부의 모서리 부위(B)의 라운딩(Rounding) 처리를 위하며, 활성영역의 임계치수를고려하여 월(Wall) 희생(SACrificial) 산화공정을 실시하여 트랜치(112)의 내부면에 월 희생 산화막(114)을 형성한다. 월 희생 산화공정은 50 내지 250Å의 증착 타겟(Target)으로 실시하며, 1000 내지 1150℃의 온도범위에서 건식산화방식으로 실시한다.Subsequently, to compensate for the damage of the inner surface of the trench 112 and to round the corner portion B of the upper portion of the trench 112, the wall is considered in consideration of the critical dimension of the active area. A sacrificial oxidation process is performed to form the monthly sacrificial oxide film 114 on the inner surface of the trench 112. Wall sacrificial oxidation process is carried out with a deposition target (Target) of 50 to 250Å, it is carried out by dry oxidation method in the temperature range of 1000 to 1150 ℃.
도 1g를 참조하면, 트랜치(112)의 내부면에 형성된 월 희생 산화막(114)을 제거하기 위하여 도 1a에서 실시된 전처리 세정공정을 실시하여 월 희생 산화막(114)을 제거한다.Referring to FIG. 1G, a pretreatment cleaning process performed in FIG. 1A is performed to remove the wall sacrificial oxide film 114 formed on the inner surface of the trench 112.
이어서, 월 산화공정을 실시하여 트랜치(112)의 내부면에 월 산화막(116)을 형성한다. 월 산화공정은 50 내지 300Å의 증착 타겟으로 실시하며, 750 내지 850℃의 온도범위에서 습식산화방식으로 실시한다.Subsequently, a wall oxidation process is performed to form a wall oxide film 116 on the inner surface of the trench 112. The monthly oxidation process is carried out with a deposition target of 50 to 300 Pa, and is carried out by a wet oxidation method in the temperature range of 750 to 850 ℃.
도 1h를 참조하면, 전체 구조 상부에 DCS(SiH2Cl2)를 기본으로 하는 HTO(High Temperature Oxide)(미도시)를 100 내지 120Å의 두께로 비교적 얇게 증착한 후, 치밀화공정을 실시하여 라이너(Liner) 산화막(118)을 형성한다. 치밀화공정은 STI 공정시 발생하는 모트(Moat)의 형성을 억제하고, 누설 전류(Leakage current)를 방지하기 위해 라이너 산화막(118)의 조직을 치밀화하여 식각 저항성을 높이기 위한 공정으로서, N2가스분위기에서 1000 내지 1100℃의 온도범위로 20 내지 30분 동안 어닐(Anneal) 공정을 통해 실시한다.Referring to FIG. 1H, a high temperature oxide (HTO) (not shown) based on DCS (SiH 2 Cl 2 ) is deposited to a thickness of 100 to 120 kPa over the entire structure, followed by a densification process to perform a liner. (Liner) An oxide film 118 is formed. The densification process is a process for increasing the etching resistance by densifying the structure of the liner oxide layer 118 in order to suppress the formation of a moat generated during the STI process and to prevent leakage current. The N 2 gas atmosphere In the temperature range of 1000 to 1100 ℃ in 20 to 30 minutes through an annealing (Anneal) process.
이어서, 트랜치(112) 내부에 보이드(Void)가 발생하지 않도록 갭 필링(Gap filling) 공정을 이용하여 트랜치 절연막용 HDP(High Density Plasam) 산화막(120)을 5000 내지 10000Å의 두께로 증착한다.Subsequently, a high density plasma oxide (HDP) oxide film 120 for the trench insulation layer is deposited to have a thickness of 5000 to 10000 Pa using a gap filling process so that voids do not occur in the trench 112.
도 1i를 참조하면, 패드 질화막(106)을 식각 베리어층(Etch stopper, stop barrier)으로 이용한 연마공정, 예컨대 CMP(Chemical Mechanical Polishing)를 이용하여 패드 질화막(106)의 상부 표면이 노출될 때까지 HDP 산화막(120)을 연마한다.Referring to FIG. 1I, a polishing process using the pad nitride film 106 as an etch stopper (stop barrier, stop barrier), for example, using a chemical mechanical polishing (CMP) until the upper surface of the pad nitride film 106 is exposed. The HDP oxide film 120 is polished.
이어서, 패드 질화막(106) 상부 표면에 잔존할 수 있는 HDP 산화막(120)을 제거하기 위하여 HF 또는 BOE를 이용한 전처리 세정공정을 실시하여 HDP 산화막(120)을 패드 질화막(106)보다 일정 깊이만큼 과도 식각(Over etch)하여 트랜치 절연막(122)을 형성한다. 이때, 전처리 세정공정은 트랜치 절연막(122)의 높이를 최대한 유지시킬 수 있도록 고려하여 실시한다.Subsequently, in order to remove the HDP oxide film 120 that may remain on the upper surface of the pad nitride film 106, a pretreatment cleaning process using HF or BOE is performed to make the HDP oxide film 120 transiently deeper than the pad nitride film 106. The trench insulating layer 122 is formed by etching. In this case, the pretreatment cleaning process is performed in consideration of maintaining the height of the trench insulating layer 122 as much as possible.
도 1j를 참조하면, 질화막 계열의 물질과 산화막 계열의 물질 간의 식각비(Etch ratio)를 이용한 스트립(Strip)공정, 즉 패드 산화막(104)을 식각 베리어층으로 이용하고, 인산(H3PO4) 딥 아웃(Dip out)을 이용한 스트립공정을 통해 패드 질화막(106)과 스페이서(110)(도 1i참조)를 제거하여 1000 내지 2000Å의 높이(H)의 니플(Nipple)형태를 가지는 트랜치 절연막(122)을 형성한다.Referring to FIG. 1J, a strip process using an etching ratio between a nitride based material and an oxide based material, that is, a pad oxide film 104 is used as an etching barrier layer, and phosphoric acid (H 3 PO 4). A trench insulating film having a nipple shape having a height H of 1000 to 2000 microseconds by removing the pad nitride film 106 and the spacer 110 (see FIG. 1I) through a strip process using a dip out. 122).
도 1k를 참조하면, 반도체 기판(102)의 상부 표면을 식각 베리어층으로 이용하고, DHF와 SC-1를 이용한 세정공정을 이용하여 패드 산화막(104)(도 1j참조)을 완전히 제거하는 동시에, 트랜치 절연막(122)중 니플형태를 가지는 상부의 상부면과 측벽을 식각하여 트랜치 절연막(122)의 높이(H1)와 폭(W1)을 목표치 높이(H2)와폭(W2)으로 조절한다(여기서, H1 > H2, W1 > W2). 이때, DHF을 이용한 세정공정에서 딥 아웃 시간은 패드 산화막(104)을 제거하기 위한 타겟으로 설정하되, 모트의 생성이 최대한 억제되도록 고려하여 실시하는 것이 바람직하다.Referring to FIG. 1K, the pad oxide film 104 (see FIG. 1J) is completely removed by using an upper surface of the semiconductor substrate 102 as an etching barrier layer and using a cleaning process using DHF and SC-1. The upper surface and sidewalls of the upper portion having the nipple shape of the trench insulating film 122 are etched to adjust the height H1 and the width W1 of the trench insulating film 122 to the target height H2 and the width W2 (here, H1> H2, W1> W2). In this case, in the cleaning process using the DHF, the dip out time may be set as a target for removing the pad oxide film 104, but may be performed in consideration of the generation of the mote as much as possible.
이어서, 패드 산화막(104)이 제거된 부위를 포함한 반도체 기판(102) 상의 일부분에 750 내지 900℃의 온도범위에서 습식 또는 건식산화방식을 이용하여 50 내지 70Å의 두께로 스크린 산화막(VT screen oxide)(124)을 증착한다.Subsequently, a portion of the semiconductor substrate 102 including the portion where the pad oxide film 104 has been removed is screened to a thickness of 50 to 70 Pa using a wet or dry oxidation method in a temperature range of 750 to 900 ° C. 124 is deposited.
이어서, 웰 이온 주입(Well ion implant)공정 및 문턱전압 이온 주입(VT ion implant)공정을 실시하여 반도체 기판(102)의 일정 부위에 미도시된 웰 영역 및 불순물 영역을 형성한다.Subsequently, a well ion implantation process and a VT ion implantation process are performed to form a well region and an impurity region, which are not shown, in a predetermined portion of the semiconductor substrate 102.
도 1l을 참조하면, 반도체 기판(102)의 상부 표면을 식각 베리어층으로 이용하고, DHF와 SC-1를 이용한 세정공정을 이용하여 스크린 산화막(124)(도 1k참조)을 완전히 제거한다.Referring to FIG. 1L, the screen oxide film 124 (see FIG. 1K) is completely removed by using the upper surface of the semiconductor substrate 102 as an etching barrier layer and using a cleaning process using DHF and SC-1.
이어서, 스크린 산화막(124)이 제거된 부위에 750 내지 800℃의 온도범위에서 습식산화방식을 실시하여 터널 산화막(126)을 형성한다. 이후, 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐공정을 20 내지 30분 동안 실시하여 반도체 기판(102)과의 계면에 결합밀도를 최소화시킨다. 이때, 터널 산화막(126)은 도시된 'C1'부위와 'C2'부위에서 두께가 거의 균등하게 형성되는 것을 알 수 있다.Subsequently, the tunnel oxide film 126 is formed by performing a wet oxidation method at a temperature range of 750 to 800 ° C. at the portion where the screen oxide film 124 is removed. Thereafter, an annealing process using N 2 gas is performed for 20 to 30 minutes in a temperature range of 900 to 910 ° C. to minimize the bonding density at the interface with the semiconductor substrate 102. In this case, it can be seen that the tunnel oxide layer 126 is formed almost uniformly in the 'C1' and 'C2' portions shown.
이러한 결과는 도 2a 및 도 2b에 도시된 SEM 사진으로도 확인할 수 있는데,도 2a에서 도시된 'D1'과 같이 'C2'부위가 이중 턱 또는 계단형 구조로 형성되고, 후속공정을 통해 거의 완만한 경사를 이루는 것을 확인할 수 있으며, 도 2b에 도시된 'D2'와 같이 'D1'부위가 완만한 경사로 형성됨에 따라 'C1'에서 나타난 바와 같이 터널 산화막(126)이 반도체 기판(102) 상부의 전체면에서 거의 균등하게 형성되는 것을 확인할 수 있다. 이는, 도 1e에서도 설명한 바와 같이 반도체 기판(102)중에서 'A'부위처럼 터널 산화막(126)이 형성되는 부위를 이중 턱 또는 계단형 구조를 갖도록 형성하기 때문이다.These results can also be confirmed by the SEM pictures shown in FIGS. 2A and 2B. As shown in FIG. 2A, the 'C2' portion is formed in a double jaw or stepped structure, and is almost smooth through a subsequent process. As shown in FIG. 2B, the tunnel oxide layer 126 is formed on the upper portion of the semiconductor substrate 102 as the 'D1' portion is formed to have a gentle slope as shown in FIG. 2B. It can be seen that the entire surface is formed almost evenly. This is because, as described with reference to FIG. 1E, the portion where the tunnel oxide film 126 is formed in the semiconductor substrate 102 such as the 'A' portion is formed to have a double tuck or stepped structure.
이어서, 전체 구조 상부에 SiH4또는 Si2H6와 PH3가스를 이용하고, 580 내지 620℃의 온도범위와, 0.1 내지 3Torr의 낮은 압력범위의 조건을 이용한 LP-CVD 방식으로 그레인 사이즈(Grain size)가 최소화되도록 1500 내지 2000Å의 두께로 폴리실리콘(Poly-silicon)막(미도시)을 증착한다. 이후, 폴리실리콘막에 대해 P 농도를 1.5E20 내지 3.0E20 atoms/cc 정도의 도핑 레벨(Doping level)을 부여하여 도프트(Doped) 폴리실리콘막(128)을 형성한다.Then, using the SiH 4 or Si 2 H 6 and PH 3 gas on the entire structure, the grain size (Grain) using the LP-CVD method using a temperature range of 580 to 620 ℃, low pressure range of 0.1 to 3 Torr In order to minimize the size, a polysilicon film (not shown) is deposited to a thickness of 1500 to 2000 microns. Thereafter, a doped polysilicon film 128 is formed by giving a doping level of about 1.5E20 to 3.0E20 atoms / cc to the polysilicon film.
도 1m을 참조하면, 트랜치 산화막(122)을 기준으로 하여 도프트 폴리실리콘막(128)이 완전히 분리되도록 CMP를 이용한 연마공정을 실시하여 700 내지 1500Å의 두께로 균일한 두께로 플로팅 게이트(130)을 형성한다. 한편, 유전체막 및 컨트롤 게이트 제조방법에 대한 설명은 종래 기술에서 구현되는 방법 모두 적용 가능함에 따라 이하에서는 이에 대한 설명은 생략하기로 한다.Referring to FIG. 1M, the floating gate 130 has a uniform thickness with a thickness of 700 to 1500Å by performing a polishing process using CMP to completely separate the doped polysilicon film 128 based on the trench oxide film 122. To form. In the meantime, the description of the method of manufacturing the dielectric film and the control gate is applicable to all methods implemented in the prior art, and the description thereof will be omitted below.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상 설명한 바와 같이, 본 발명에서는 반도체 기판 상부와 트랜치 상부의 경계면중 터널 산화막이 형성될 부위의 반도체 기판의 상부를 이중 턱 또는 계단형 구조로 형성함으로써 반도체 기판 상에 터널 산화막을 균등한 두께로 형성할 수 있다.As described above, in the present invention, the tunnel oxide film is formed on the semiconductor substrate with a uniform thickness by forming a double tuck or stepped structure on the semiconductor substrate at the portion where the tunnel oxide film is to be formed in the interface between the semiconductor substrate and the trench top. can do.
또한, 본원발명에서는 균등한 두께의 터널 산화막을 구현함에 따라 터널 산화막의 특정 부위에서의 계면집중을 최대한 억제할 수 있다.In addition, in the present invention, by implementing a tunnel oxide film having a uniform thickness, it is possible to suppress the interface concentration at a specific portion of the tunnel oxide film as much as possible.
또한, 본원발명에서는 터널 산화막의 특정 부위에서의 계면집중을 억제하여 터널 산화막의 신뢰성을 확보함에 따라 플래시 메모리 셀의 특성을 향상시킬 수 있다.In addition, in the present invention, the interfacial concentration at a specific portion of the tunnel oxide film is suppressed to ensure the reliability of the tunnel oxide film, thereby improving the characteristics of the flash memory cell.
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| KR20030015121A (en) * | 2001-08-13 | 2003-02-20 | 미쓰비시덴키 가부시키가이샤 | Method of fabricating a semiconductor device with a trench isolation structure and semiconductor device |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6309949B1 (en) * | 1997-12-12 | 2001-10-30 | Advanced Micro Devices, Inc. | Semiconductor isolation process to minimize weak oxide problems |
| KR20010064596A (en) * | 1999-12-29 | 2001-07-09 | 윤종용 | A Method of Forming Field Insulator for Flash Memory Devices |
| KR20030015121A (en) * | 2001-08-13 | 2003-02-20 | 미쓰비시덴키 가부시키가이샤 | Method of fabricating a semiconductor device with a trench isolation structure and semiconductor device |
| KR20030056602A (en) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | Method of forming an isolation film in semiconductor device |
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