KR100523920B1 - Method of manufacturing a flash device - Google Patents
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Abstract
본 발명은 플래시 소자의 제조 방법에 관한 것으로, 본 발명은 플로팅 게이트 전극을 유(U)자형으로 형성하고, 폴리 실리콘막과 버퍼막의 비율을 조절하여 평탄화 공정을 안정화 할 수 있고, 평탄화 공정의 안정화로 인해 웨이퍼 전체적으로 균일한 플로팅 게이트 전극을 형성할 수 있으며, 균일한 플로팅 게이트 전극으로 인해 소자간의 커플링 비의 차를 줄임으로써 프로그램과 소거 속도를 증가시킬 수 있는 플래시 소자의 제조 방법을 제공한다. The present invention relates to a method for manufacturing a flash device, and the present invention can form a floating gate electrode in a U-shape, adjust the ratio of the polysilicon film and the buffer film to stabilize the planarization process, and stabilize the planarization process. Due to this, a uniform floating gate electrode can be formed throughout the wafer, and a uniform floating gate electrode provides a method of manufacturing a flash device that can increase program and erase speed by reducing a difference in coupling ratio between devices.
Description
본 발명은 플래시 소자의 제조 방법에 관한 것으로, 플래시 소자의 플로팅 게이트 전극 패턴을 균일하게 형성할 수 있는 플래시 소자의 제조 방법을 제공한다. The present invention relates to a method for manufacturing a flash device, and provides a method for manufacturing a flash device capable of uniformly forming a floating gate electrode pattern of a flash device.
최근의 플래시 메모리는 셀의 사이즈가 줄어들면서 셀에서 부유 게이트 간의 간격 및 커플링(Coupling)에 가장 큰 영향을 미치는 소자 분리막(Field Oxide)의 오버랩(Overlap) 조절에 어려움이 있다. 플래시 메모리의 소자분리 공정은 보통 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI)을 이용하는데, 마스크 패터닝(Mask Pattering)을 이용한 플로팅 게이트 전극의 분리시 마스크의 임계치수(Critical Dimension; CD)의 변화에 따른 웨이퍼의 균일성(Uniformity)가 불량하여 규격이 일정한 플로팅 게이트의 구현이 용이하지 않는 문제점들이 발생한다. 이로써, 커플링 비(Coupling Ratio)가 변화하게 되고 이에 따른 프로그램(Program) 및 소거(Erase)등의 플래시 메모리 동작이 실패하게 된다. 또한, 플래시 소자의 셀 사이즈가 줄어들면서 소자분리막의 오버랩을 형성하여 주는 소자분리공정의 마스크와 폴리실리콘 형성 공정의 마스크 사이에 불일치(Misalign)가 발생하여 소자 특성에 불리한 영향을 끼지고 있다. Recent flash memories have difficulty in controlling overlap of field oxides, which have the greatest influence on spacing and coupling between floating gates in a cell as the cell size decreases. The device isolation process of flash memory usually uses shallow trench isolation (STI), which is used to change the critical dimension (CD) of the mask during separation of the floating gate electrode using mask patterning. Due to the poor uniformity (uniformity) of the wafer according to the problem that the implementation of a floating gate having a constant size is not easy. As a result, the coupling ratio is changed, and thus a flash memory operation such as a program and an erase fails. In addition, as the cell size of the flash device decreases, misalignment occurs between the mask of the device isolation process and the mask of the polysilicon formation process, which form an overlap of the device isolation layer, and thus adversely affect the device characteristics.
일반적으로 소자 분리막은 자기 정렬 플로팅 게이트(Self Aligned Floating)를 형성하는 공정을 통해 함께 형성한다. 패드 질화막을 증착하여 패터닝 함으로써, 반도체 기판에 트렌치를 형성하고, 식각 손상을 보상하기 위한 희생산화막 및 측벽산화막의 두께를 조절하여 최종 소자 분리막의 오버랩의 50% 이상을 형성한다. 이후, 라이너를 증착하고, 트렌치 절연막을 증착하여 트렌치를 매립한다. 평탄화 공정을 진행하고, 질화막 스트립 공정을 실시하여 상부 구조가 돌출된 형상의 소자 분리막을 형성한다. 이후 습식 세정공정을 실시하여 반도체 기판 전면에 걸쳐 고르게 식각한다. 터널 산화막 및 제 1 폴리 실리콘을 증착한 다음 화학 기계적 연막공정(Chemical Mechanical Polishing; CMP)을 이용한 평탄화 공정을 진행한다. 이때 셀 영역(Cell Region)과 주변회로 영역(Peripheral Region)의 패턴밀도(Pattern Density)의 차이에 따라 평탄화 후에 남아 있는 제 1 폴리 실리콘막의 차가 심하게 발생한다. 이러한 제 1 폴리 실리콘막 차에 의해 후속 게이트 식각공정시 활성영역의 기판을 손상시키는 문제가 발생한다. 활성영역의 손상은 터널 산화막의 특성을 저하시키는 원인이 된다. In general, device isolation layers are formed together through a process of forming a self-aligned floating gate. By depositing and patterning the pad nitride layer, trenches are formed in the semiconductor substrate, and the thicknesses of the sacrificial oxide layer and the sidewall oxide layer for compensating for etching damage are adjusted to form at least 50% of the overlap of the final device isolation layer. Thereafter, a liner is deposited and a trench insulating film is deposited to fill the trench. The planarization process is performed, and a nitride film strip process is performed to form an element isolation film having a protruded top structure. Thereafter, a wet cleaning process is performed to evenly etch the entire semiconductor substrate. After the tunnel oxide film and the first polysilicon are deposited, the planarization process may be performed by using chemical mechanical polishing (CMP). At this time, the difference of the first polysilicon film remaining after planarization is severely generated according to the difference in the pattern density of the cell region and the peripheral region. This first polysilicon film difference causes a problem of damaging the substrate of the active region during the subsequent gate etching process. Damage to the active region causes deterioration of the characteristics of the tunnel oxide film.
또한, 상술한 바와 같은 제 1 폴리 실리콘막의 두께 변화는 플래시 소자의 동작에 있어서도 큰 문제를 일으키게 된다. 플래시 셀의 동작은 게이트에 전계를 인가하여 플로팅 게이트에 전자를 삽입 혹은 제거함으로써 셀의 프로그램과 이레이져 상태를 구분하게 된다. 이를 구분하기 위한 중요요소로써 게이트 커플링비(Gate Coupling Ratio; C/R)가 있다. In addition, the thickness change of the first polysilicon film as described above causes a great problem even in the operation of the flash element. The operation of the flash cell distinguishes the program and erasure states of the cell by applying an electric field to the gate to insert or remove electrons from the floating gate. An important factor to distinguish this is the gate coupling ratio (C / R).
도 1a 및 도 1b는 종래의 플래시 소자의 커플링 비를 설명하기 위한 개념도 들이다. 1A and 1B are conceptual views for explaining a coupling ratio of a conventional flash device.
도 1a 및 도 1b를 참조하면, 커플링비(C/R)는 플로팅 게이트를 감싸고 있는 모든 산화물 또는 질화물의 정전용량의 합에서 컨트롤 게이트와의 계면을 이루는 ONO 구조의 유전체막의 정전용량의 비로써 결정된다. 또한, 인접한 플로팅 게이트간의 정전용량도 커플링비에 영향을 미치는 요소가 된다. 커플링비를 'C/R'이라고 하고, ONO구조의 유전체막의 정전용량을 CONO라고 하고, 터널 산화막의 정전용량을 CTox 라고 하고, 정션의 정전용량을 CJ라고하고, 수직방향의 플로팅 게이트에 의한 정전용량은 C(0,1)이라고 하고, 대각선 방향의 플로팅 게이트에 의한 정전용량은 C(1,1)이라고 할 경우, 커플링 비는 다음과 같다.1A and 1B, the coupling ratio (C / R) is determined as the ratio of the capacitance of the dielectric film of the ONO structure that forms an interface with the control gate at the sum of the capacitances of all the oxides or nitrides surrounding the floating gate. do. In addition, the capacitance between adjacent floating gates also becomes a factor influencing the coupling ratio. The coupling ratio is referred to as 'C / R', the capacitance of the ONO structure dielectric film is referred to as C ONO , the capacitance of the tunnel oxide film is referred to as C Tox , the capacitance of the junction is referred to as C J , and the floating gate in the vertical direction. When the capacitance by is called C (0,1) , and the capacitance by the diagonal floating gate is called C (1,1) , the coupling ratio is as follows.
상술한 식에서와 같이 인접한 플로팅 게이트 패턴간의 차가 발생하게 될 경우, C(0,1)과 C(1,1)이 서로 변화하게 되어 결국 소자의 커플링비를 변화시키게 되는 문제가 발생한다. 따라서, 균일한 패턴의 플로팅 게이트 패턴을 형성함이 소자의 동작에 있어서 매우 중요한 요소이다.When the difference between adjacent floating gate patterns occurs as in the above formula, C (0,1) and C (1,1) change with each other, resulting in a problem of changing the coupling ratio of the device. Therefore, forming a floating gate pattern of a uniform pattern is a very important factor in the operation of the device.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플로팅 게이트 전극을 유(U)자형으로 형성하고, 그 상부에 버퍼막을 증착하여 평탄화 공정을 진행함으로써, 균일한 플로팅 게이트 패턴을 형성할 수 있는 플래시 소자의 제조 방법을 제공한다. Therefore, in order to solve the above problems, the present invention provides a flash device in which a floating gate electrode is formed in a U-shape, and a buffer film is deposited thereon to planarize, thereby forming a uniform floating gate pattern. It provides a method for producing.
본 발명에 따른 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 형성하는 단계와, 상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판을 패터닝 하여 트렌치를 형성한 다음 하는 단계와, 상기 트렌치를 HDP 산화막으로 매립한 후, 상기 패드 질화막을 정지층으로 하는 제 1 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계와, 질화막 스트립 공정을 실시하여 잔류하는 패드 질화막을 제거하여 상기 소자 분리막의 일부가 돌출되도록 하는 단계와, 전체 구조상에 그 단차를 따라 제 2 폴리 실리콘막을 형성한 다음 버퍼막을 형성하는 단계와, 제 2 평탄화 공정을 실시하여 상기 버퍼막 및 상기 제 2 폴리 실리콘막의 일부를 제거하여 상기 소자분리막의 돌출부를 노출시킴으로써 플로팅 게이트 전극을 형성하는 단계와, 상기 잔류하는 버퍼막과 상기 소자분리막의 돌출부의 일부를 제거하는 단계 및 전체 구조상에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 소자의 제조 방법을 제공한다. Forming a tunnel oxide film, a first polysilicon film, and a pad nitride film on the semiconductor substrate according to the present invention; and forming a trench by patterning the pad nitride film, the first polysilicon film, the tunnel oxide film, and the semiconductor substrate. A step of forming a device isolation film by performing a first planarization process using the pad nitride film as a stop layer after filling the trench with an HDP oxide film and forming a device isolation film; and removing the remaining pad nitride film by performing a nitride film strip process. Forming a second polysilicon film along a step on the entire structure, forming a buffer film, and then performing a second planarization process to perform a second planarization process. The floating gate electrode is removed by removing a portion of the silicon film to expose the protrusion of the device isolation film. Forming a dielectric film and a control gate over the entire structure; and forming a dielectric film and a control gate on the entire structure. .
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 2a를 참조하면, 반도체 기판(110) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역할을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰(미도시)과 문턱전압 조절을 위한 이온층(미도시)을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(112), 제 1 폴리 실리콘막(114) 및 패드 질화막(116)을 증착한다. Referring to FIG. 2A, a screen oxide layer (not shown) that serves as a buffer layer may be deposited on a semiconductor substrate 110 to suppress crystal defects or surface treatment and implant an ion, followed by ion implantation to perform well injection (not shown). And an ion layer (not shown) for controlling the threshold voltage. After removing the screen oxide layer, the tunnel oxide layer 112, the first polysilicon layer 114, and the pad nitride layer 116 are deposited.
상기 스크린 산화막 형성전 반도체 기판(110)의 세정을 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시하는 것이 효과적이다. 750 내지 800℃의 온도범위 내에서 건식 또는 습식 산화를 실시하여 30 내지 120Å 두께의 상기 스크린 산화막을 형성하는 것이 바람직하다.SC-1 consisting of DHF (Dilute HF) and NH 4 OH, H 2 O 2 and H 2 O where the mixing ratio of H 2 O and HF is 50: 1 for cleaning the semiconductor substrate 110 before forming the screen oxide layer SC- consisting of BOE (Buffered Oxide Etch) and NH 4 OH, H 2 O 2 and H 2 O with (Standard Cleaning-1) or a mixing ratio of NH 4 F and HF of 100: 1 to 300: 1 It is effective to carry out the pretreatment washing step using 1. It is preferable to form the screen oxide film having a thickness of 30 to 120 Pa by performing dry or wet oxidation within a temperature range of 750 to 800 ° C.
상기 스크린 산화막은 터널 산화막(112) 증착전의 세정공정을 통해 제거하는 것이 바람직하다. 이온 주입 후, H2O 와 HF의 혼합비율이 50:1인 DHF와, NH4OH, H2 O2 및 H2O로 구성된 SC-1을 이용하여 상기 스크린 산화막을 식각하는 것이 바람직하다.The screen oxide film may be removed through a cleaning process before depositing the tunnel oxide film 112. After ion implantation, it is preferable to etch the screen oxide film using SC-1 composed of DHF having a mixing ratio of H 2 O and HF of 50: 1, and NH 4 OH, H 2 O 2, and H 2 O.
터널 산화막(112)을 750 내지 800℃의 온도에서 습식 산화방식으로 85 내지 110Å의 두께로 형성하고, 터널 산화막(112) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(112)과 반도체 기판(110)간의 계면의 결함 밀도를 최소화한다.The tunnel oxide film 112 was formed to a thickness of 85 to 110 kPa by a wet oxidation method at a temperature of 750 to 800 ° C., and after the tunnel oxide film 112 was deposited, heat-treated for 20 to 30 minutes using N 2 at a temperature of 900 to 910 ° C. By performing the process, the defect density at the interface between the tunnel oxide film 112 and the semiconductor substrate 110 is minimized.
제 1 폴리 실리콘막(114)은 CVD 계열의 증착방법을 통해 250 내지 500Å의 두께의 도핑되지 않은 비정질 실리콘막을 이용하여 형성하는 것이 바람직하다. 이로써 제 1 폴리 실리콘막(114)은 입도가 최소화되어 전계 집중을 방지할 수 있도록 하는 것이 효과적이다. 제 1 폴리 실리콘막(114) 상에 CVD계열의 증착방법으로 약 1500 내지 20000Å정도의 높은 두께로 패드 질화막(116)을 형성한다. 패드 질화막의 증착 두께는 후속 공정에 의해 형성될 제 2 폴리 실리콘막(114)의 두께와 동일하게 하는 것이 가장 바람직하다. 제 1 폴리 실리콘막(114)은 플로팅 게이트의 오버랩을 결정할 수 있다. 패드 질화막(116)은 후속 식각 또는 화학 기계적 연마 공정에 의해 축소되는 두께 및 커플링을 감안하여 형성하는 것이 바람직하다. The first polysilicon film 114 is preferably formed using an undoped amorphous silicon film having a thickness of 250 to 500 kW through a CVD-based deposition method. As a result, it is effective that the first polysilicon film 114 is minimized in size to prevent electric field concentration. The pad nitride film 116 is formed on the first polysilicon film 114 with a high thickness of about 1500 to 20,000 kPa by the CVD deposition method. Most preferably, the deposition thickness of the pad nitride film is equal to the thickness of the second polysilicon film 114 to be formed by a subsequent process. The first polysilicon layer 114 may determine the overlap of the floating gate. The pad nitride film 116 is preferably formed in consideration of the thickness and the coupling reduced by a subsequent etching or chemical mechanical polishing process.
도 2b를 참조하면, 패드 질화막(116), 제 1 폴리 실리콘막(114), 터널 산화막(112) 및 반도체 기판(110)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 118)를 형성하여 활성 영역과 필드 영역을 정의한다. Referring to FIG. 2B, the pad nitride layer 116, the first polysilicon layer 114, the tunnel oxide layer 112, and the semiconductor substrate 110 are sequentially etched through ISO mask patterning. A trench 118 having a shallow trench isolation (STI) structure is formed to define an active region and a field region.
ISO 마스크의 임계치수는 ISO BV를 만족할 수 있도록 제어하는 것이 바람직하다. 트렌치(118) 형성을 위해 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막(116), 제 1 폴리 실리콘막(114), 터널 산화막(112) 및 반도체 기판(110)을 식각하여 STI 구조의 트렌치(118)를 형성한다. 트렌치(118)를 형성함에 있어서 반도체 기판(110)은 75 내지 85°기울기를 갖도록 식각을 수행한다. 패드 질화막(116)은 수직한 형상을 갖도록 하여 후속 플로팅 게이트용 폴리 막의 슬루프에 유리하도록 하며 식각마진을 확보하도록 하는 것이 바람직하다.The threshold of the ISO mask is preferably controlled to satisfy the ISO BV. In order to form the trench 118, a photoresist film is coated on the entire structure, and a photolithography process using a photoresist mask is performed to form a photoresist pattern (not shown). An etching process using the photoresist pattern as an etching mask is performed to etch the pad nitride layer 116, the first polysilicon layer 114, the tunnel oxide layer 112, and the semiconductor substrate 110 to form the trench 118 having an STI structure. Form. In forming the trench 118, the semiconductor substrate 110 is etched to have a slope of 75 ° to 85 °. The pad nitride film 116 may have a vertical shape to be advantageous to the slop of the subsequent floating gate poly film and to secure an etching margin.
도 2c를 참조하면, STI 구조의 트렌치(118) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하여 트렌치(118)의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착하여 트렌치(118) 내부를 매립한다. 패드 질화막(116)을 정지층으로 하는 제 1 평탄화 공정을 실시하여 패드 질화막(116) 상의 HDP 산화막 및 라이너 산화막을 제거한다. 이로써 소자간의 고립을 위한 소자 분리막(120)을 형성한다.Referring to FIG. 2C, a corner of the trench 118 is rounded by performing a dry oxidation process to compensate for etch damage of sidewalls of the trench 118 of the STI structure. A thin film of High Temperature Oxide (HTO) is deposited on the entire structure and a densification process is performed at a high temperature to form a liner oxide film (not shown). A high density plasma (HDP) oxide film is deposited on the entire structure to fill the trench 118. The first planarization process using the pad nitride film 116 as a stop layer is performed to remove the HDP oxide film and the liner oxide film on the pad nitride film 116. As a result, the device isolation layer 120 for isolation between devices is formed.
건식 산화공정은 산화공정을 실시한 다음 질소(N2) 분위기 하에서 급속 열처리(Rapid Thermal Process; RTP)를 진행하는 것이 바람직하다. 이로써, 실리콘의 자동 마이그레이션(Si Atomic Migretion) 현상을 이용하여 트렌치(118)의 상부와 하부의 각진 모스리 부위를 둥글게 라운딩 처리하여 보다 안정적인 소자 분리막(120)을 형성하도록 하는 것이 바람직하다. In the dry oxidation process, the oxidation process is preferably performed, followed by a rapid thermal process (RTP) under a nitrogen (N 2) atmosphere. Accordingly, it is preferable to round the angled moss portions of the upper and lower portions of the trench 118 by using the automatic silicon migration (Si Atomic Migretion) phenomenon to form a more stable device isolation layer 120.
라이너 산화막은 900℃ 이상의 고온에서 실시하는 것이 바람직하다. 라이너 산화막은 조직이 치밀해져 식각 저항성이 증가하고 소자분리막(120) 구현시 모우트(moat; STI 산화막 가장자리 부분이 움푹 패이는 현상) 형성을 억제할 수 있고, 누설 전류를 방지할 수 있다. HDP 산화막은 트렌치(118) 공백을 채우기 위해 4000 내지 10000Å정도의 두께로 형성하되, 트랜치 내부에 보이드가 형성되지 않도록 매립하는 것이 바람직하다. It is preferable to perform a liner oxide film at the high temperature of 900 degreeC or more. The liner oxide layer may have a dense structure to increase etching resistance, and may suppress the formation of a moat when the device isolation layer 120 is implemented, and prevent leakage current. The HDP oxide layer may be formed to a thickness of about 4000 to 10000 kPa in order to fill the gaps in the trench 118, and may be buried so that voids are not formed in the trench.
제 1 평탄화 공정은 패드 질화막(116)을 정지막으로 하는 화학 기계적 연마공정을 실시하는 것이 바람직하다. CMP 공정에 의해 원하는 두께의 질화막을 남기는 방법으로 진행하여 적정 두께의 HDP 산화막을 잔류시킨다. 패드 질화막(116)상에 잔존할 가능성이 있는 산화막을 제거하기 위해 BOE또는 HF를 이용한 포스트 세정 공정을 실시한다. 이때 과도한 식각이 되어 HDP 산화막의 높이가 감소하는 것을 최대한 억제해야 한다. HDP 산화막은 트렌치(118) 내부를 매립하고, 그 상부가 돌출된 형태가 되어 후속 공정에 의해 형성되는 플로팅 게이트 전극들을 서로 고립을 하는 소자 분리막(120)이 된다.The first planarization step is preferably performed by a chemical mechanical polishing step using the pad nitride film 116 as a stop film. Proceeding by the method of leaving a nitride film of a desired thickness by the CMP process, an HDP oxide film having an appropriate thickness is left. The post-cleaning process using BOE or HF is performed in order to remove the oxide film which may remain on the pad nitride film 116. At this time, excessive etching should be suppressed as much as possible to reduce the height of the HDP oxide film. The HDP oxide layer fills the inside of the trench 118, and the upper portion of the HDP oxide layer protrudes to form a device isolation layer 120 that isolates the floating gate electrodes formed by a subsequent process from each other.
도 2d 및 도 2e를 참조하면, 인산(H3PO4)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 패드 질화막(116)을 식각한다. DHF를 이용한 전처리 세정 공정을 실시하여 제 1 폴리 실리콘막(114) 상부에 형성된 자연산화막과 잔류물들을 제거한다. 전체 구조 상부에 그 단차를 따라 제 2 폴리 실리콘막(122)을 형성한다. 전체 구조 상부에 버퍼막(124)을 형성한다.2D and 2E, the pad nitride film 116 is etched by performing a nitride strip process using phosphoric acid (H 3 PO 4 ). A pretreatment cleaning process using DHF is performed to remove the native oxide film and residues formed on the first polysilicon film 114. A second polysilicon film 122 is formed over the entire structure along the step. A buffer film 124 is formed over the entire structure.
스트립 공정을 실시하여 제 1 폴리 실리콘막(114)을 노출시킨 다음, 습식 세정공정을 실시하여 제 1 및 제 2 폴리 실리콘막(114 및 122)간의 계면효과를 최소화한다. 제 1 폴리 실리콘막(114)과 소자분리막(120)의 단차는 후속 공정에 의해 형성될 제 2 폴리 실리콘막(122)에서 사용하는 두께 정도인 200 내지 300Å 두께 잔류되도록 한다. 세정공정을 통해 소자 분리막(120)과 폴리 실리콘막과의 오버랩을 형성한다. 습식 세정을 실시할 경우 세정 시간을 과도하게 할 경우 셀 지역의 모우트에 영향을 미칠 뿐만 아니라 트렌지스터 형성영역에 더 큰 영향을 미칠 수 있으므로 이러한 현상이 발생하지 않도록 세정 시간을 알맞게 조절하여야 한다. 이로써, 소자분리막(120)은 제 1 폴리 실리콘막(114) 상부로 돌출된다. 전처리 세정공정과 제 2 폴리 실리콘막(122) 증착까지의 지연 시간을 2시간 이내로 하여 추가적인 자연 산화막의 성장을 억제한다. The strip process is performed to expose the first polysilicon film 114, and then the wet cleaning process is performed to minimize the interface effect between the first and second polysilicon films 114 and 122. The step difference between the first polysilicon film 114 and the device isolation film 120 is such that the thickness of the second polysilicon film 122 to be formed by the subsequent process is about 200 to 300 mm thick. An overlap between the device isolation layer 120 and the polysilicon film is formed through the cleaning process. In the case of wet cleaning, excessive cleaning time may not only affect the movement of the cell area but also affect the transistor formation area. Therefore, the cleaning time should be properly adjusted to prevent this phenomenon. As a result, the device isolation layer 120 protrudes above the first polysilicon layer 114. The delay time between the pretreatment cleaning process and the deposition of the second polysilicon film 122 is set within 2 hours to suppress the growth of the additional natural oxide film.
제 2 폴리 실리콘막(122)은 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2층구조로, CVD 계열의 증착방법을 이용하여 도핑된 폴리 실리콘막을 형성하는 것이 바람직하다. 또한, 제 2 폴리 실리콘막(122)은 200 내지 1000Å 두께로 형성하는 것이 바람직하다. 또한, 제 2 폴리 실리콘막(122)은 200 내지 500Å 두께로 형성하는 것이 더욱 바람직하다. 제 2 폴리 실리콘막(122)을 돌출된 소자 분리막(120)을 매립하도록 형성하지 않고, 그 단차를 따라 형성하는 것이 바람직하다.The second polysilicon film 122 has a two-layer structure of a doped film and an undoped film, and preferably a doped polysilicon film is formed using a CVD-based deposition method. In addition, the second polysilicon film 122 is preferably formed to have a thickness of 200 to 1000 mW. In addition, the second polysilicon film 122 is more preferably formed to a thickness of 200 to 500 kHz. The second polysilicon film 122 is preferably formed along the step without forming the protruding element isolation film 120.
버퍼막(124)은 폴리 실리콘막과의 화학 기계적 연마시 연마선택비의 차가 없는 막으로 형성하는 것이 바람직하다. 버퍼막(124)은 산화막 계열의 물질막 및/또는 질화막 계열의 물질막을 사용하는 것이 바람직하다. 버퍼막(124)으로 PE-TEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), PE-Nit, PSG(Phosphorus Silicate Glass) 및 BPSG(Boron Phosphorus Silicate Glass) 중 적어도 어느 하나를 사용하여 형성하는 것이 더욱 바람직하다. 본 실시에에서는 버퍼막(124)으로 산화막 계열의 물질막을 이용하여 형성한다. 산화막 계열의 물질막으로 PE-TEOS를 사용하는 것이 바람직하다. 버퍼막(124)은 100 내지 1000Å 두께로 증착하여 후속 평탄화 공정의 변화량을 방지하기 위한 버퍼역할을 하는 것이 효과적이다. 버퍼막(124)은 500 내지 1000Å 두께로 형성하는 것이 더욱 바람직하다.The buffer film 124 is preferably formed of a film having no difference in polishing selectivity during chemical mechanical polishing with the polysilicon film. As the buffer layer 124, an oxide-based material film and / or a nitride-based material film may be used. The buffer layer 124 may be formed using at least one of Plasma Enhanced Tetra Ethyle Ortho Silicate (PE-TEOS), PE-Nit, Phosphorus Silicate Glass (PSG), and Boron Phosphorus Silicate Glass (BPSG). In this embodiment, the buffer film 124 is formed using an oxide film material film. It is preferable to use PE-TEOS as the oxide-based material film. The buffer film 124 may be deposited to a thickness of 100 to 1000 Å to serve as a buffer to prevent the amount of change in the subsequent planarization process. More preferably, the buffer film 124 is formed to a thickness of 500 to 1000 Å.
플로팅 게이트 전극 두께의 균일성을 향상시키기 위해 버퍼막(124)과 제 2 폴리 실리콘막(122)간의 비율을 알맞게 유지 하는 것이 효과적이다. 따라서, 셀 전체에서 제 2 폴리 실리콘막(122)과 버퍼막(124)의 비율을 30 내지 70%의 비율을 유지 하도록 하는 것이 바람직하다. 제 2 폴리 실리콘막(122)과 버퍼막(124)의 비율을 40 내지 60%의 비율을 유지 하도록 하는 것이 더욱 바람직하다. 비율은 돌출된 소자 분리막(120) 사이 영역에서 형성되는 제 2 폴리 실리콘막(122)과 버퍼막(124)의 비율을 지칭한다. 즉, 상기의 비율은 요철 영역이 완전히 매립도록 하기 위한 비율로써, 돌출되는 영역에 따라 그 비율이 가변적으로 변할 수 있다. 상기의 비율(제 2 폴리 실리콘막의 증착 두께에 따라)을 통해 소자의 커플링 비가 0.6 이상이 되도록 할 수 있다.In order to improve the uniformity of the floating gate electrode thickness, it is effective to maintain the ratio between the buffer film 124 and the second polysilicon film 122 properly. Therefore, the ratio of the second polysilicon film 122 and the buffer film 124 in the entire cell is preferably maintained at a ratio of 30 to 70%. More preferably, the ratio of the second polysilicon film 122 and the buffer film 124 is maintained at a ratio of 40 to 60%. The ratio refers to the ratio of the second polysilicon layer 122 and the buffer layer 124 formed in the region between the protruding device isolation layers 120. That is, the above ratio is a ratio for completely filling the uneven region, and the ratio may vary depending on the protruding region. Through the above ratio (depending on the deposition thickness of the second polysilicon film), the coupling ratio of the device can be made 0.6 or more.
도 2f를 참조하면, 화학 기계적 연막공정을 이용한 평탄화 공정을 통해 소자 분리막(120) 상부의 버퍼막(124)과 제 2 폴리 실리콘막(122)을 제거하여 소자 분리막(120)간의 제 2 폴리 실리콘막(122)을 전기적으로 고립함으로써, 플로팅 게이트 전극(130)을 형성한다. 세정공정을 실시하여 잔류하는 버퍼막(124)과 플로팅 게이트 전극(130) 패턴간의 소자 분리막(120)의 일부를 식각한다. Referring to FIG. 2F, the second polysilicon between the device isolation layer 120 is removed by removing the buffer layer 124 and the second polysilicon layer 122 on the device isolation layer 120 through a planarization process using a chemical mechanical smoke deposition process. By electrically isolating the film 122, the floating gate electrode 130 is formed. The cleaning process is performed to etch a portion of the device isolation layer 120 between the remaining buffer layer 124 and the floating gate electrode 130 pattern.
본 발명에 따른 플로팅 게이트 전극(130)의 형상은 유(U)자형으로 형성하여 후속 공정의 유전체막과의 접촉면적이 최대가 되도록 하는 것이 바람직하다(도 2f의 K영역 참조). 평탄화 공정을 통해 제 1 및 제 2 폴리 실리콘막(114 및 122)으로 구성된 플로팅 게이트 전극(130)은 1000 내지 2500Å 두께로 균일하게 형성하는 것이 바람직하다. 평탄화 공정은 화학 기계적 연마 공정시 산화막(버퍼막)과 폴리 실리콘막간의 연마 비율이 1 : 4.X(X= 자연수)가 되도록 하는 것이 바람직하다. 또한, 화학 기계적 연막 공정은 패턴 밀도가 밀한지역(셀 영역)의 산화막(버퍼막)이 패턴 밀도가 소한 지역(주변회로 영역)의 산화막에 비해 연마되는 비율이 높은 조건하에서 실시하는 것이 바람직하다. 화학 기계적 연마 공정은 제 2 폴리 실리콘막(122)이 고리될때까지 실시하는 것이 바람직하고, 고립된 제 2 폴리 실리콘막(122)의 손실이 최대한 발생되지 않도록 하는 것이 바람직하다. 뿐만 아니라 화학 기계적 연막 공정은 패턴 밀도가 소한 지역(주변회로 영역)의 폴리 실리콘막이 패턴 밀도가 밀한지역(셀 영역)의 폴리 실리콘막에 비해 연마되는 비율이 높은 조건하에서 실시하는 것이 바람직하다. 연마되는 비율이 높음은 화학 기계적 연마공정을 통해 제거되는 비율이 높음을 지칭한다. The shape of the floating gate electrode 130 according to the present invention is preferably formed in a U shape so that the contact area with the dielectric film in a subsequent process is maximized (see region K in FIG. 2F). Through the planarization process, the floating gate electrode 130 including the first and second polysilicon layers 114 and 122 may be uniformly formed to have a thickness of 1000 to 2500 kV. The planarization step is preferably such that the polishing ratio between the oxide film (buffer film) and the polysilicon film is 1: 4.X (X = natural number) during the chemical mechanical polishing process. In addition, the chemical mechanical smoke screening process is preferably carried out under the condition that the oxide film (buffer film) in the region where the pattern density is dense (cell region) is higher than the oxide film in the region (the peripheral circuit region) where the pattern density is small. The chemical mechanical polishing process is preferably performed until the second polysilicon film 122 is ringed, and it is preferable that the loss of the isolated second polysilicon film 122 is not generated as much as possible. In addition, the chemical mechanical smoke screening process is preferably carried out under conditions in which the polysilicon film in the region where the pattern density is small (peripheral circuit region) is higher than the polysilicon film in the region where the pattern density is dense (cell region). The higher the rate of polishing, the higher the rate of removal through the chemical mechanical polishing process.
습식 세정공정을 실시하여 잔류하는 버퍼막(124)과 플로팅 게이트 전극(130) 패턴간의 소자 분리막(120)의 일부를 식각한다. 이때 소자 분리막(120)은 노출된 영역을 기준으로 1000Å 이상 제거하는 것이 바람직하다. 습식 세정공정은 BOE또는 HF를 이용하는 것이 바람직하다. A wet cleaning process is performed to etch a portion of the device isolation layer 120 between the remaining buffer layer 124 and the floating gate electrode 130 pattern. In this case, it is preferable to remove the device isolation layer 120 or more based on the exposed region. The wet cleaning process preferably uses BOE or HF.
도 2g를 참조하면, 유(U)자 형의 플로팅 게이트 전극(130)이 형성된 반도체 기판(110)상에 그 단차를 따라 유전체막(140)을 형성하고, 유전체막(140) 상에 컨트롤 게이트를 형성하기 위한 물질막인 제 3 폴리 실리콘막(150)과 텅스텐 실리사이드막(WSix; 152)을 순차적으로 형성한 다음, 유전체막(140), 제 3 폴리 실리콘막(150)과 텅스텐 실리사이드막(152)을 패터닝 하여 컨트롤 게이트 전극(160)을 형성한다.Referring to FIG. 2G, a dielectric film 140 is formed on a semiconductor substrate 110 on which a U-shaped floating gate electrode 130 is formed, and a control gate is formed on the dielectric film 140. The third polysilicon film 150 and the tungsten silicide film (WSi x ; 152), which are the material films for forming the film, are sequentially formed, and then the dielectric film 140, the third polysilicon film 150, and the tungsten silicide film are formed. Patterned 152 to form the control gate electrode 160.
유전체막(140)으로는 반도체 소자에서 사용하는 다양한 형태의 유전체막을 증착하되, 본 실시예에서는 ONON(산화막/질화막/산화막/질화막(SiO2-Si3N4-SiO 2-Si3N4)) 또는 ONO구조의 유전체막(140)을 증착한다. ONON 증착후, ONON을 구성하고 있는 산화막의 질을 향상시키고 각 층간의 인터페이스(interface)를 강화하기 위해 습식 산화방식으로 약 750 내지 800℃ 온도에서 모니터링 웨이퍼(monitoring wafer)를 기준으로 약 150 내지 300Å의 두께로 산화 되도록 스팀 어닐(steam anneal)을 수행할 수 있다. 나아가 상기 ONO공정과 상기 스팀 어닐을 수행시 각 공정간의 지연시간이 수 시간 이내의 시간 지연이 없는 공정을 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하도록 한다.As the dielectric film 140, various types of dielectric films used in semiconductor devices are deposited, but in this embodiment, ONON (oxide / nitride film / oxide film / nitride film (SiO 2 -Si 3 N 4 -SiO 2 -Si 3 N 4)). Or an ONO structure dielectric film 140 is deposited. After ONON deposition, it is about 150 to 300Å based on the monitoring wafer at the temperature of about 750 ~ 800 ℃ by the wet oxidation method to improve the quality of the oxide film constituting ONON and to strengthen the interface between each layer. Steam anneal may be performed to oxidize to a thickness of. Further, when the ONO process and the steam annealing are performed, a delay time between the processes is performed without a time delay within several hours to prevent contamination with a natural oxide film or impurities.
제 3 폴리 실리콘막(150)은 텅스텐 실리사이드(152) 증착시 유전체막(140)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하기 위해 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중구조로, 약 510 내지 550℃의 온도와 0.1 내지 3torr의 압력 하에서 LP-CVD방식으로 비정질 실리콘 막으로 증착하는 것이 바람직하다. 이때 도핑처리된 막과 도핑처리되지 않은 막의 비율을 1:2 내지 6:1의 비율로 하고, 플로팅 게이트 전극(130) 사이의 공간이 충분히 매립이 되도록 약 500 내지 1000Å두께로 상기 비정질 실리콘 막을 형성함으로써, 후속 텅스텐 실리사이드(152) 증착시 틈 형성을 억제하여 워드라인 저항(Rs)을 감소시킬 수 있다. 상기의 2중구조의 제 3 폴리 실리콘막(150) 층을 형성할 때 SiH4 또는 Si2H6 와 PH3가스를 이용하여 도핑처리된 막을 형성하고 이후 PH3가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다.The third polysilicon film 150 may be substituted with the dielectric film 140 during deposition of tungsten silicide 152 to prevent the diffusion of hydrofluoric acid, which may increase the thickness of the oxide film. As a double structure of doped and undoped, it is preferable to deposit an amorphous silicon film by LP-CVD at a temperature of about 510 to 550 ° C. and a pressure of 0.1 to 3 torr. At this time, the ratio of the doped film and the undoped film is 1: 2 to 6: 1 ratio, and the amorphous silicon film is formed to a thickness of about 500 to 1000Å so that the space between the floating gate electrode 130 is sufficiently filled. As a result, the gap formation may be suppressed during the subsequent deposition of the tungsten silicide 152 to reduce the word line resistance Rs. When forming the double layered third polysilicon layer 150, a doped film is formed using SiH 4 or Si 2 H 6 and PH 3 gas, and then the PH 3 gas is blocked and is not continuously doped. It is preferable to form a film.
텅스텐 실리사이드막(152)을 낮은 불소 함유와 낮은 포스트 어닐드 스트레스(post annealed stress) 그리고 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2CL2)와 WF6의 반응을 이용하여 300 내지 500℃사이의 온도에서 적절한 스텝 커버리지(step coverage)를 구현하고, 워드라인 저항(Rs)을 최소화시킬 수 있는 화학적양론비인 2.0 내지 2.8 정도로 성장시키는 것이 좋다.The tungsten silicide layer 152 may be prepared by using a reaction of MS (SiH 4 ) or DCS (SiH 2 CL 2 ) with WF 6 having low fluorine content, low post annealed stress, and good adhesive strength. It is preferable to realize proper step coverage at a temperature between 500 ° C. and grow to about 2.0 to 2.8, which is a stoichiometric ratio that can minimize the word line resistance (Rs).
텅스텐 실리사이드막(152)상에 SiOxNy 또는 Si3N4를 이용하여 도시되지 않은 하드마스크막(미도시) 및 ARC층(미도시)을 증착하고, 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 컨트롤 게이트 전극(160)을 형성하는 것이 바람직하다.A hard mask film (not shown) and an ARC layer (not shown) are deposited on the tungsten silicide layer 152 using SiO x N y or Si 3 N 4 , and a gate mask and etching is performed. It is preferable to form the control gate electrode 160 by performing a) process and a self aligned mask and etching process.
이뿐만 아니라 플로팅 게이트 전극을 형성하기 위한 물질막인 제 2 폴리 실리콘막의 증착공정은 산화 격리막(돌출된 소자 분리막)을 형성하지 않고, 유(U)자 형상의 플로팅 게이트를 형성할 수 있다. 즉, 폴리 실리콘막을 증착한 다음 소정의 식각공정을 실시하여 유(U)자 형상의 플로팅 게이트 전극을 형성할 수 있다. In addition, the deposition process of the second polysilicon film, which is a material film for forming the floating gate electrode, may form a U-shaped floating gate without forming an oxide isolation layer (protruded device isolation layer). That is, the U-shaped floating gate electrode may be formed by depositing a polysilicon layer and then performing a predetermined etching process.
제 2 폴리 실리콘막 증착시 폴리 실리콘의 국부적인 산화를 통해 요철 형태의 플로팅 게이트 전극을 형성할 수도 있다. 이를 위해 제 2 폴리 실리콘막 상에 산화 방지막으로 산화막계열의 물질막을 증착 한 다음 요철 형성부분을 개방하여 열 공정으로 폴리 실리콘막의 국부적으로 산화 시키는 것이 바람직하다. 산화 방지막으로, 산화막 계열의 물질막 뿐만 아니라 질화막 계열의 물질막을 사용할 수도 있다. 국부적 산화 공정후, 습식 또는 건식 식각을 실시하여 폴리 실리콘막 상부에 형성된 산화 방지막을 제거하는 것이 바람직하다. During deposition of the second polysilicon film, a floating gate electrode having an uneven shape may be formed through local oxidation of polysilicon. To this end, it is preferable to deposit an oxide film-based material film on the second polysilicon film with an anti-oxidation film and then open the uneven portion to locally oxidize the polysilicon film by a thermal process. As the antioxidant film, not only an oxide film-based material film but also a nitride film-based material film may be used. After the local oxidation process, it is preferable to perform wet or dry etching to remove the antioxidant film formed on the polysilicon film.
이후 정션형성을 위한 이온주입 공정 및 콘택플러그 형성을 위한 층간 절연막 증착공정을 실시할 수 있다. Thereafter, an ion implantation process for forming a junction and an interlayer insulation film deposition process for forming a contact plug may be performed.
상술한 바와 같이, 본 발명은 플로팅 게이트 전극을 유(U)자형으로 형성하고, 폴리 실리콘막과 버퍼막의 비율을 조절하여 평탄화 공정을 안정화 할 수 있다. As described above, in the present invention, the floating gate electrode may be formed in an U shape, and the planarization process may be stabilized by adjusting the ratio of the polysilicon film and the buffer film.
또한, 평탄화 공정의 안정화로 인해 웨이퍼 전체적으로 균일한 플로팅 게이트 전극을 형성할 수 있다. In addition, due to the stabilization of the planarization process, it is possible to form a uniform floating gate electrode throughout the wafer.
또한, 균일한 플로팅 게이트 전극으로 인해 소자간의 커플링 비의 차를 줄임으로써 프로그램과 소거 속도를 증가시킬 수 있다. In addition, the uniform floating gate electrode can increase program and erase speeds by reducing the difference in coupling ratio between devices.
또한, 소자 분리막의 잔류를 습식 클리닝 시간 조절을 이용함으로써 작은 사이즈의 소자 구현이 용이하다. In addition, it is easy to implement a small size device by using the wet cleaning time control of the residue of the device separator.
도 1a 및 도 1b는 종래의 플래시 소자의 커플링 비를 설명하기 위한 개념도 들이다. 1A and 1B are conceptual views for explaining a coupling ratio of a conventional flash device.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110 : 반도체 기판 112 : 터널 산화막110 semiconductor substrate 112 tunnel oxide film
114, 122, 150 : 폴리 실리콘 116 : 패드 질화막114, 122, 150: polysilicon 116: pad nitride film
118 : 트렌치 120 : 소자 분리막118 trench 120 element isolation film
124 : 버퍼막 130 : 플로팅 게이트 전극124: buffer film 130: floating gate electrode
140 : 유전체막 152 : 텅스텐 실리사이드막140 dielectric film 152 tungsten silicide film
160 : 컨트롤 게이트 전극160: control gate electrode
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