KR20040005230A - Method for manufacturing flash memory - Google Patents
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Abstract
Description
본 발명은 플래시 메모리 제조방법에 관한 것으로서, 특히 제1 폴리실리콘 및 희생막을 증착할 때 두께를 조절하여 후속의 평탄화 공정에서 연마 속도가 빠른 제1 폴리실리콘을 최소화하는 플래시 메모리 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory manufacturing method, and more particularly, to a method of manufacturing a flash memory, in which a thickness of a first polysilicon and a sacrificial layer is controlled to minimize a first polysilicon having a high polishing rate in a subsequent planarization process.
최근에 플래시 메모리는 셀의 사이즈가 줄어들면서 셀에서 부유 게이트 간의 간격 및 커플링(coupling)에 가장 큰 영향을 미치는 필드 산화막(Field Oxide)의 오버랩(Overlap) 조절에 어려움이 있다. 플래시 메모리의 소자분리 공정은 보통 얕은 트렌치 소자분리 공정(Shallow Trench Isolation, STI)을 이용하는데, 마스크 패터닝(Mask Patterning)을 이용한 플로팅 게이트(Floating Gate)의 분리 시 마스크의 임계 치수(Critical Dimension)의 변화에 따른 웨이퍼의 일정성(Uniformity)이 불량하여 규격이 일정한 플로팅 게이트의 구현이 용이하지 않다. 따라서 커플링 비(Coupling Ratio)가 변화하게 되고 이에 따른 프로그램(Program) 및 소거(Erase) 등의 플래시 메모리 동작이 실패하게 된다. 또한 플래시 메모리의 셀 사이즈가 줄어들면서 필드 산화막의 오버랩을 형성하여 주는 소자분리 공정의 마스크와 폴리실리콘 형성 공정의 마스크 사이에 불일치(Misalign)가 발생하여 소자 특성에 불리한 영향을 끼치고 있다.Recently, as the size of a cell decreases, a flash memory has a difficulty in controlling overlap of field oxide, which has the greatest influence on the spacing and coupling between floating gates in a cell. The device isolation process of flash memory usually uses a shallow trench isolation (STI) process, which is used to determine the critical dimension of the mask when the floating gate is separated using mask patterning. The uniformity of the wafer due to the change is poor, making it difficult to implement a floating gate having a constant size. Therefore, the coupling ratio is changed, and thus, flash memory operations such as program and erase fail. In addition, as the cell size of the flash memory is reduced, misalignment occurs between the mask of the device isolation process and the mask of the polysilicon formation process, which form an overlap of the field oxide layer, which adversely affects device characteristics.
일반적으로 플래시 메모리 형성 공정 중 자기 정렬 플로팅 게이트(Self Aligned Floating Gate)를 형성하는 공정은, 패드 질화막을 증착하여 패터닝하고, 식각 손상을 보상하기 위한 희생 산화막 및 측벽 산화막의 두께를 조절하여 최종 필드 산화막 오버랩의 50% 이상을 형성한다. 이어서 라이너(Liner)를 증착하고 트렌치 절연막을 증착하여 트렌치를 매립한 후, 평탄화 공정을 진행하고 스트립(Strip) 공정을 실시하여 상부 구조가 돌출 형태를 갖는 트렌치 절연막을 형성한다. 이후, 습식 세정 공정을 이용하여 웨이퍼를 전면에 걸쳐 고르게 식각하고, 제1 폴리실리콘을 증착한 후 화학기계적 연마 공정(CMP; Chemical mechanical pholishing)을 이용한 평탄화 공정을 진행하는데, 평탄화 공정 시 셀(Cell Region)과 페리 영역(Peripheral Region)의 패턴 밀도(Pattern Density)의 차이에 따라 평탄화 후에 남아있는 폴리실리콘에 차이가 발생한다. 이러한 폴리실리콘 차이의 발생은 후속의 식각 공정에서 활성 영역(Active Region)을 손상시킬 수 있으며, 이러한 활성 영역의 손상은 게이트 산화막의 특성을 저하시키는 원인이 될 수 있다. 또한 버퍼층(Buffer Layer)을 이용하여 평탄화 공정을 진행할 경우에 제1 폴리실리콘막의 두께를 높게 하면 셀 영역에 연마 속도가 빠른 폴리실리콘이 많이 노출되어 두께의 변화가 심하게 발생하는 문제점이 있다.In general, a process of forming a self-aligned floating gate during a flash memory forming process includes depositing and patterning a pad nitride film, and adjusting final thicknesses of the sacrificial oxide and sidewall oxide to compensate for etching damage. At least 50% of the overlap is formed. Subsequently, a liner is deposited and a trench insulating film is deposited to fill the trench, followed by a planarization process and a strip process to form a trench insulating film having an upper structure. Subsequently, the wafer is etched evenly over the entire surface by using a wet cleaning process, the first polysilicon is deposited, and a planarization process using chemical mechanical pholishing (CMP) is performed. Differences in the polysilicon remaining after planarization depend on the difference in the pattern density of the region and the peripheral region. The occurrence of such polysilicon difference may damage the active region in a subsequent etching process, and the damage of the active region may cause deterioration of the characteristics of the gate oxide layer. In addition, when the planarization process is performed using a buffer layer, when the thickness of the first polysilicon film is increased, polysilicon having a high polishing rate is exposed to the cell region, thereby causing a serious change in thickness.
본 발명이 이루고자 하는 기술적 과제는, 제1 폴리실리콘 및 희생막의 두께를 조절하여 후속의 평탄화 공정의 변화를 최소화하고 공정의 안정화를 가져올 수 있는 플래시 메모리 제조방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a flash memory capable of minimizing a change in a subsequent planarization process and bringing about a stabilization of a process by adjusting the thicknesses of the first polysilicon and the sacrificial layer.
도 1은 본 발명에 의한 플래시 메모리 제조방법에 의하여 제1 폴리실리콘을 형성하고 난 후의 셀의 단면 사진이다.1 is a cross-sectional photograph of a cell after forming the first polysilicon by the flash memory manufacturing method according to the present invention.
도 2 내지 도 9는 본 발명의 바람직한 실시예에 의한 플래시 메모리 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 9 are cross-sectional views of devices for describing a method of manufacturing a flash memory according to a preferred embodiment of the present invention.
상기 과제를 이루기 위해, 본 발명에 의한 플래시 메모리 제조방법은, 셀 영역 및 주변회로 영역으로 이루어지는 반도체 기판에 형성되는 플래시 메모리의 제조방법에 있어서, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계; 소자분리막 형성을 위한 마스크를 이용해 패드 질화막, 패드 산화막 및 기판을 식각하여 소자분리 영역과 활성 영역을 정의하는 트렌치를 형성하는 단계; 전체구조 상부면에 트렌치 절연막을 증착하여 트렌치 내를 매립하고, 트렌치 절연막에 대한 평탄화 공정 및 스트립 공정을 실시하여 상부 구조가 돌출된 형태를 갖는 트렌치 절연막을 형성하는 단계; 셀 영역에 터널 산화막을 형성하는 단계; 셀 영역 및 주변회로 영역을 포함한 전체 구조 상부에 제1 폴리실리콘막을 증착하는 단계; 제1 폴리실리콘막의 상부에 희생막을 증착하는 단계; 전체 구조 상부에 평탄화 공정을 진행하여 셀 영역의 플로팅 게이트 영역을 분리하는 단계; 세정공정을 이용해 셀 역역의 제1 폴리실리콘막 사이에 돌출된 트렌치 절연막 및 희생막을 제거하고, 전체 구조 상부에 유전체막을 증착하는 단계; 주변회로 영역의 유전체막 및 제1 폴리실리콘막을 식각하여 제거하고, 게이트 산화막을 형성하는 단계; 및 전체 구조 상부면에 제2 폴리실리콘막 및 실리사이드 막을 순차적으로 증착하는 단계를 구비하는 것이 바람직하다.In order to achieve the above object, in the flash memory manufacturing method according to the present invention, in the method of manufacturing a flash memory formed on a semiconductor substrate consisting of a cell region and a peripheral circuit region, a pad oxide film and a pad nitride film are sequentially deposited on the semiconductor substrate. Doing; Etching the pad nitride layer, the pad oxide layer, and the substrate using a mask for forming an isolation layer to form a trench defining an isolation region and an active region; Depositing a trench insulating film in the upper surface of the entire structure to fill the trench, and forming a trench insulating film having a shape in which the upper structure protrudes by performing a planarization process and a stripping process for the trench insulating film; Forming a tunnel oxide film in the cell region; Depositing a first polysilicon film over the entire structure including the cell region and the peripheral circuit region; Depositing a sacrificial film on top of the first polysilicon film; Performing a planarization process on the entire structure to separate the floating gate region of the cell region; Removing the trench insulating film and the sacrificial film which protrude between the first polysilicon films in the cell region using a cleaning process, and depositing a dielectric film over the entire structure; Etching and removing the dielectric film and the first polysilicon film in the peripheral circuit area, and forming a gate oxide film; And sequentially depositing a second polysilicon film and a silicide film on the upper surface of the entire structure.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It is not.
도 2 내지 도 9는 본 발명의 바람직한 실시예에 의한 플래시 메모리 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 9 are cross-sectional views of devices for describing a method of manufacturing a flash memory according to a preferred embodiment of the present invention.
먼저, 도 2를 참조하면, 반도체 기판(200) 상에 반도체 기판(200) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(pad oxide)(202)을 형성한다. 패드 산화막(202)은 건식 또는 습식 산화 방식으로 형성하며, 700℃~950℃의 온도범위에서 50Å~250Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 패드 산화막(202) 상에 패드 질화막(pad nitride)(204)을 증착한다. 패드 질화막(204)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성하며, 후속 공정에 의해 형성되는 트렌치 절연막의 돌출부가 충분히 높이 돌출될 수 있는 정도의 두께, 예컨대 2000Å∼3000Å 정도의 두께로 형성하는 것이 바람직하다.First, referring to FIG. 2, a pad oxide layer 202 is formed on a semiconductor substrate 200 for suppressing crystal defects or surface treatment of an upper surface of the semiconductor substrate 200. The pad oxide film 202 is formed by a dry or wet oxidation method, and is preferably formed in a thickness of about 50 Pa to 250 Pa in the temperature range of 700 ° C to 950 ° C. Subsequently, a pad nitride film 204 is deposited on the pad oxide film 202. The pad nitride film 204 is formed by a low pressure-chemical vapor deposition (LP-CVD) method, and has a thickness such that the protrusion of the trench insulating film formed by a subsequent process can protrude sufficiently high, for example, a thickness of about 2000 Pa to about 3000 Pa. It is preferable to form.
패드 질화막을 형성한 후에, 소자분리막 형성을 위한 패터닝을 통해 반도체 기판 내에 트렌치를 형성하여 소자분리 영역과 활성 영역(active region)을 정의한다. 즉, 도 3a 및 도 3b를 참조하면, 소자분리영역을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 패드 질화막(204), 패드 산화막(202) 및 반도체 기판(200)을 식각하여 트렌치(206 및 208)를 형성한다. 이때 도 3a는 셀 영역(Cell Region)을 나타내고, 도 3b는 주변회로 영역인 페리 영역(Peripheral Region)을 나타낸다. 기판의 식각은 트렌치 부분이 소정 각도, 예를 들어 Θ가 55°~85°이루도록 경사지게 식각하는 것이 바람직하다.After forming the pad nitride layer, a trench is formed in the semiconductor substrate through patterning for forming the isolation layer to define an isolation region and an active region. That is, referring to FIGS. 3A and 3B, a photoresist pattern (not shown) defining an isolation region is formed, and the pad nitride layer 204, the pad oxide layer 202, and the semiconductor are formed using the photoresist pattern as an etching mask. The substrate 200 is etched to form trenches 206 and 208. 3A shows a cell region, and FIG. 3B shows a peripheral region, which is a peripheral circuit region. The etching of the substrate is preferably etched inclined so that the trench portion is a predetermined angle, for example, θ 55 ° ~ 85 °.
이어서, 트렌치 측벽의 식각 손상을 보상하기 위하여 트렌치 내벽에 희생 산화막(sacrificial oxide)을 형성한다. 희생 산화막(미도시)은 700℃~1000℃ 정도의 온도 범위에서 150Å~300Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 희생 산화막을 세정공정을 통해 제거한 후, 트렌치 식각에 따른 손상을 제거하기 위한 측벽 산화를 진행하여 트렌치 내에 측벽 산화막(미도시)을 형성한다. 측벽 산화막(108)은 습식 산화 방식을 이용하여 800℃~1000℃ 정도의 온도 범위에서 300Å~600Å 정도의 두께로 형성하는 것이 바람직하다. 희생 산화막과 측벽 산화막의 형성은 후술할 필드 산화막과의 오버랩(overlap)이 최종치의 40%~70% 가 되도록 두께를 조절하여 형성한다.Subsequently, sacrificial oxides are formed on the inner walls of the trenches to compensate for the etching damage of the trench sidewalls. It is preferable that the sacrificial oxide film (not shown) is formed to a thickness of about 150 kPa to about 300 kPa in the temperature range of about 700C to about 1000C. Subsequently, after the sacrificial oxide film is removed through a cleaning process, sidewall oxidation is performed to remove damage due to the trench etching to form a sidewall oxide film (not shown) in the trench. The sidewall oxide film 108 may be formed to have a thickness of about 300 kPa to about 600 kPa in a temperature range of about 800 ° C to 1000 ° C using a wet oxidation method. The sacrificial oxide film and the sidewall oxide film are formed by adjusting the thickness so that the overlap between the field oxide film to be described later becomes 40% to 70% of the final value.
전체 구조 상부에 라이너(liner)를 형성한다. 라이너(미도시)는 후속 공정에서 형성되는 트렌치 절연막과의 접착을 강화하고, 후속 식각 공정에 의해 트렌치 절연막과 반도체 기판 사이가 움푹 파여서 형성되는 모트(moat) 현상을 방지하며, 누설 전류(leakage current)를 방지하는 역할을 한다. 라이너는 고온 산화막(High Temperature Oxide, HTO)을 이용하고, 고온에서 치밀화 공정을 통해 형성하는 것이 바람직하다. 예컨대 SiH2Cl2(dichlorosilane; DCS)와 산소를 반응시켜 50Å~200Å 정도의 두께로 형성하는 것이 바람직하고, 900℃~1100℃의 온도 범위에서 N2를 이용한 열처리로 20분~30분의 치밀화 과정을 더 포함하여 형성할 수 있다.A liner is formed on the entire structure. The liner (not shown) enhances adhesion to the trench insulating film formed in a subsequent process, prevents a moat phenomenon formed by dent between the trench insulating film and the semiconductor substrate by a subsequent etching process, and leakage current. prevents current). The liner uses a high temperature oxide (HTO) and is preferably formed at a high temperature through a densification process. For example, it is preferable to form SiH 2 Cl 2 (dichlorosilane; DCS) by reacting with oxygen to form a thickness of about 50 to 200 kPa, and densification for 20 to 30 minutes by heat treatment using N 2 in a temperature range of 900 ° C to 1100 ° C. It can be formed by further comprising a process.
이어서, 트렌치 절연막(210 및 212)을 증착하여 트렌치(206 및 208)내를 매립한다. 이때, 트렌치 절연막은 트렌치내를 충분히 매립하면서 패드 질화막(204)의 상부 표면 위까지 충분히 증착되는 정도의 두께, 예컨대 3000Å∼8000Å 정도의 두께로 증착한다. 트렌치 절연막은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 트렌치 내에 보이드(void) 등이 형성되지 않도록 매립한다.Next, trench insulating films 210 and 212 are deposited to fill the trenches 206 and 208. At this time, the trench insulating film is deposited to a thickness that is sufficiently deposited on the upper surface of the pad nitride film 204 while filling the trench sufficiently, for example, about 3000 kPa to 8000 kPa. The trench insulating film is preferably formed of an HDP (High Density Plasma) oxide film, and is buried so that no void or the like is formed in the trench.
트렌치를 매립하고 난 후, 전체 구조 상부에 패드 질화막(204)을 식각 베리어층(Stop barrier)으로 평탄화 공정(CMP; Chemical mechanical pholishing)을 실시하여 트렌치 절연막을 연마하고, 세정 공정을 실시한다. 세정 공정은 평탄화 공정 이후 패드 질화막 위에 잔존할 가능성이 있는 트렌치 절연막의 레지두(residue)를 제거하기 위함인데, 패드 질화막이 너무 과도하게 식각되지 않도록 실시된다. 또한, 트렌치 절연막의 높이가 감소하는 것을 최대한 억제하는 것이 바람직하다. 이어서, H3PO4(인산) 딥 아웃(Dip out)을 이용한 스트립(stripe)공정을 실시하여 패드 질화막(204)을 제거함으로써 상부 구조가 돌출 형태를 갖는 트렌치 절연막(210 및 212)이 형성되는데, 도 4a 및 도 4b는 이러한 모든 공정을 거쳐 셀과 페리 영역에 형성된 트렌치 절연막(210 및 212)을 보여준다. 이때, 트렌치 절연막의 돌출부는 활성 영역으로부터 2000Å~3500Å의 두께를 가질 수 있도록 실시하는 것이 바람직하다.After the trench is filled, the pad nitride film 204 is subjected to a planarization process (CMP; chemical mechanical pholishing) using an etch barrier layer on the entire structure to polish the trench insulating film, and then a cleaning process is performed. The cleaning process is to remove the residue of the trench insulating film which may remain on the pad nitride film after the planarization process, and is performed so that the pad nitride film is not excessively etched. In addition, it is desirable to minimize the decrease in the height of the trench insulating film. Subsequently, a trench process using a H 3 PO 4 (phosphate) dip out is performed to remove the pad nitride layer 204, thereby forming trench insulating layers 210 and 212 having a protruding shape. 4A and 4B show trench insulating films 210 and 212 formed in the cell and ferry regions through all these processes. At this time, the protrusion of the trench insulating film is preferably implemented to have a thickness of 2000 kPa to 3500 kPa from the active region.
전체 구조 상부에 HF 또는 BOE(Buffer Oxide Etchant)를 이용한 세정 공정을 실시함으로써 트렌치 절연막(210 및 212)의 돌출부가 소정 폭으로 식각된다. 이때, 세정 공정의 시간을 조절하여 필드 산화막과의 오버랩이 50Å~400Å 가 되도록 형성하는 것이 바람직하다.The protrusions of the trench insulating layers 210 and 212 are etched to a predetermined width by performing a cleaning process using HF or BOE (Buffer Oxide Etchant) on the entire structure. At this time, it is preferable to form so that the overlap with a field oxide film may be 50 micrometers-400 micrometers by adjusting the time of a washing | cleaning process.
이어서, 활성 영역 상에 문턱전압 스크린 산화공정(Vt screen oxidation)을 실시하고, 웰 이온 주입 공정(Well Implantation)을 실시하여 반도체 기판(200)의 활성 영역에 웰 영역(도시하지 않음)을 형성하고, 문턱전압 이온 주입 공정(Vt adjust Implantation)을 실시하여 불순물 영역(도시하지 않음)을 형성한다.Subsequently, a threshold voltage screen oxidation process is performed on the active region, and a well ion implantation process is performed to form a well region (not shown) in the active region of the semiconductor substrate 200. The threshold voltage ion implantation process (Vt adjust Implantation) is performed to form impurity regions (not shown).
이어서, 도 5a를 참조하면, 세정공정을 실시하여 스크린 산화막을 제거한 후 스크린 산화막이 제거된 부위에 터널 산화막(214)이 형성된다. 이때, 터널 산화막은 750 내지 800℃의 온도에서 습식 산화방식을 실시하여 증착한 후, 반도체 기판(200)과의 계면 결함 밀도를 최소화하기 위해 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분 동안 열처리를 실시함으로써 형성된다. 문턱전압 스크린 산화공정과 터널 산화막의 형성을 통해 필드 산화막과의 오버랩이 100Å~500Å 가되도록 형성할 수 있다.Subsequently, referring to FIG. 5A, the tunnel oxide film 214 is formed at a portion where the screen oxide film is removed after the screen oxide film is removed by a cleaning process. In this case, the tunnel oxide film is deposited by performing a wet oxidation method at a temperature of 750 to 800 ° C, and then 20 to 20 using N 2 at a temperature of 900 to 910 ° C to minimize the density of interfacial defects with the semiconductor substrate 200. It is formed by performing a heat treatment for 30 minutes. Through the threshold voltage screen oxidation process and the formation of the tunnel oxide film, the overlap with the field oxide film may be formed to be 100 kV to 500 kV.
이어서, 도 5a 및 도 5b를 참조하면, 전체 구조 상부에 제1 폴리실리콘막(216 및 218)을 증착한다. 이때, 도 5a에 도시된 바와 같이 셀 영역의 제1 폴리실리콘막(216)은 후속의 평탄화 공정의 마진 및 소자의 특성 향상을 위하여 트렌치 절연막(210)의 높이 보다 낮게 증착하는데, 트렌치 절연막 높이의 1/4 내지 1/2 정도의 두께로 형성하는 것이 바람직하다. 또한 도 5a에 도시된 바와 같이 셀 영역의 제1 폴리실리콘막(216)은 U 자로 형성하되, 후속의 평탄화 공정을 위하여 폴리실리콘 대 스페이스(space, 후속 희생막이 형성되는 부분)의 비율을 1:1 이하로 조절한다.5A and 5B, first polysilicon films 216 and 218 are deposited on the entire structure. In this case, as shown in FIG. 5A, the first polysilicon layer 216 of the cell region is deposited to be lower than the height of the trench insulating layer 210 to improve margins of the subsequent planarization process and improve device characteristics. It is preferable to form in the thickness of about 1/4 to 1/2. In addition, as shown in FIG. 5A, the first polysilicon layer 216 of the cell region is formed in a U shape, and a ratio of polysilicon to space (part where a subsequent sacrificial layer is formed) is 1: for a subsequent planarization process. Adjust to 1 or less.
폴리실리콘을 증착한 후, 도 5a 및 도 5b에 도시된 바와 같이, 후속의 평탄화 공정에 대한 희생막(220 및 222)을 증착한다. 희생막은 화학증착법(Chemical Vapor Deposition)을 이용하여 산화막 또는 질화막으로 형성하는 것이 바람직한데, 예를 들어 HDP(High Density Plasma) 산화막를 이용할 수 있다. 또한 도 5a에 도시된 바와 같이 셀 영역의 희생막(220)은 트렌치 절연막(210) 장벽에서 제1 폴리실리콘막(216)의 두께를 제외한 두께인 500Å 이상을 평탄화 공정에 대한 버퍼(buffer)로 사용하고, 이러한 희생막의 비율은 제1 폴리실리콘의 비율보다 많게 사용하는 것이 바람직하다. 이렇게 희생막을 형성할 때 웨이퍼 가장자리 부분의 빠른 평탄화 공정 속도를 상쇄시키기 위하여 가장자리 부분의 두께를 더 크게 형성할 수 있는데, 50Å~200Å 정도 크게 형성하는 것이 바람직하다. 제1 폴리실리콘막 및 희생막을 증착할 때 그 두께의 조절이 매우 중요한데, 이는 후속의 평탄화 공정에서 셀영역과 페리 영역의 단차를 최소화하기 위함이다.After deposition of polysilicon, sacrificial films 220 and 222 are deposited for subsequent planarization processes, as shown in FIGS. 5A and 5B. The sacrificial film is preferably formed of an oxide film or a nitride film using chemical vapor deposition, for example, an HDP (High Density Plasma) oxide film may be used. In addition, as shown in FIG. 5A, the sacrificial layer 220 of the cell region may have a thickness of 500 μm or more, excluding the thickness of the first polysilicon layer 216, from the barrier of the trench insulating layer 210 as a buffer for the planarization process. It is preferable to use more than the ratio of this polysilicon, and the ratio of such a sacrificial film is used. When the sacrificial film is formed in this way, the thickness of the edge portion may be increased in order to offset the fast planarization process speed of the edge portion of the wafer. The thickness control is very important when depositing the first polysilicon film and the sacrificial film, in order to minimize the step difference between the cell region and the ferry region in the subsequent planarization process.
이어서, 평탄화 공정을 진행한다. 평탄화 공정은 화학기계적 연마(CMP) 공정을 이용하며, 도 6a에 도시된 바와 같이 셀 영역에는 트렌치 절연막(210)을 기준으로 플로팅 게이트가 완벽하게 분리될 수 있도록 하면서 제1 폴리실리콘막(216)의 두께가 1000Å~2000Å 정도로 균일하게 잔존하도록 하는 것이 바람직하다. 따라서, 평탄화 공정을 진행한 후에는 셀 영역에 제1 폴리실리콘막(216), 희생막(220), 제1 폴리실리콘막(216) 및 트렌치 절연막(210)의 순으로 남게된다. 도 6a는 이러한 평탄화 공정을 진행하여 플로팅 게이트 라인을 분리시킨 후의 셀 영역의 단면도이고, 도 6b는 평탄화 공정을 진행하여 희생막을 제거한 후의 페리 영역의 단면도이다.Next, the planarization process is performed. The planarization process uses a chemical mechanical polishing (CMP) process, and as illustrated in FIG. 6A, the first polysilicon layer 216 may be completely separated in the cell region based on the trench insulating layer 210. It is preferable to make the thickness of remain uniformly about 1000 kPa-2000 kPa. Therefore, after the planarization process, the first polysilicon layer 216, the sacrificial layer 220, the first polysilicon layer 216, and the trench insulating layer 210 remain in the cell region in order. 6A is a cross-sectional view of the cell region after the planarization process is performed to separate the floating gate lines, and FIG. 6B is a cross-sectional view of the ferry region after the planarization process is removed to remove the sacrificial film.
이어서, 도 7a에 도시된 바와 같이 HF 또는 BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)를 이용한 세정공정을 통해 셀 영역의 제1 폴리실리콘막(216) 사이에 돌출된 트렌치 절연막(210) 및 희생막(220)을 제거하고, 도 7a 및 도 7b에 도시된 바와 같이 플로팅 게이트 및 트렌치 절연막의 상부에 유전체막(224 및 226)을 형성한다. 이때 트렌치 절연막은 제1 폴리실리콘막의 두께에 80%까지 제거하여 플로팅 게이트의 표면적을 확보함으로써 커플링 비를 크게 할 수 있다. 또한 유전체막은 산화막/질화막/산화막/질화막 형태의 구조, 즉 ONON(SiO2/Si3N4/SiO2/Si3N4) 구조로 형성하거나, 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4/SiO2) 구조로 형성하는 것이 바람직하고, 각각 35Å~80Å의 두께로 형성하는 것이 바람직하다.Subsequently, as shown in FIG. 7A, the first polysilicon layer (in the cell region) may be cleaned using a HF or BOE (Buffer Oxide Etchant; a solution in which HF and NH 4 F are mixed at 100: 1 or 300: 1). The trench insulating layer 210 and the sacrificial layer 220 protruding from each other are removed, and dielectric layers 224 and 226 are formed on the floating gate and the trench insulating layer, as shown in FIGS. 7A and 7B. In this case, the trench insulating layer may increase the coupling ratio by removing up to 80% of the thickness of the first polysilicon layer to secure the surface area of the floating gate. In addition, the dielectric film may be formed in an oxide / nitride / oxide / nitride structure, that is, an ONON (SiO 2 / Si 3 N 4 / SiO 2 / Si 3 N 4 ) structure, or an oxide, nitride, or oxide structure, that is, ONO ( SiO preferably formed as a 2 / Si 3 N 4 / SiO 2) structure, and are each preferably formed to a thickness of 35Å ~ 80Å.
이어서, 도 8에 도시된 바와 같이 페리 영역의 트랜지스터 및 캐패시턴스에 사용하는 게이트 산화막(Gate Oxide)을 형성하기 위하여 유전체막 및 제1 폴리실리콘막을 식각하여 제거한다. 이때 후속의 게이트 산화막 형성 영역에 대한 어택(attack) 없이 진행하는 것이 중요하며, 유전체막 및 제1 폴리실리콘막을 하나의 장비를 사용하여 제거하거나 또는 두개의 장비를 이용하여 유전체막을 식각하고 제1 폴리실리콘막을 식각하는 순서로 할 수 있다.Next, as shown in FIG. 8, the dielectric film and the first polysilicon film are etched and removed to form a gate oxide film used for the transistor and the capacitance of the ferry region. At this time, it is important to proceed without attack to the subsequent gate oxide film formation region, and the dielectric film and the first polysilicon film are removed using one device, or the dielectric film is etched using two devices and the first poly The silicon film may be etched in order.
이어서, 도 9b에 도시된 바와 같이 페리 영역에는 트랜지스터의 게이트 산화막(228)을 형성하고, 도 9a 및 도 9b에 도시된 바와 같이 전체 구조 상부면에 제2 폴리실리콘막(230 및 234) 및 실리사이드(silicide) 막(232 및 236)을 증착한다. 이때 제2 폴리실리콘막은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법을 이용하여, 700Å~2000Å 정도의 두께로 형성하는 것이 바람직하고, 실리사이드막은 콘트롤 게이트의 저항을 줄이기 위하여 텅스텐실리콘막(WSi)을 이용해 1000Å~3000Å 정도의 두께로 형성하는 것이 바람직하다.Subsequently, as shown in FIG. 9B, a gate oxide film 228 of the transistor is formed in the ferry region, and as shown in FIGS. 9A and 9B, the second polysilicon films 230 and 234 and silicide are formed on the upper surface of the entire structure. (silicide) films 232 and 236 are deposited. In this case, the second polysilicon film may be formed to a thickness of about 700 kPa to about 2000 kPa using a low pressure-chemical vapor deposition (LP-CVD) method, and the silicide film may be formed of a tungsten silicon film (WSi) to reduce the resistance of the control gate. It is preferable to form in the thickness of about 1000 kV-3000 kPa using.
이후 진행되는 공정은 통상적인 플래시 메모리 소자의 공정과 동일하게 실시한다.Since the process proceeds in the same manner as the conventional flash memory device.
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리 제조방법은 제1 폴리실리콘 증착 시 두께를 조절하고 후속의 희생막을 증착 시 두께를 조절하여 평탄화 공정에서 연마 속도가 빠른 폴리실리콘을 최소화하므로, 평탄화 공정의 변화를 최소화하고 안정화를 가져올 수 있는 효과가 있다. 또한 평탄화 공정에 대한 마진을 높일 수 있고, 공정상에서 조절하는 페리 영역의 폴리실리콘 두께와 셀 영역의 폴리실리콘 두께를 형성하게 되어 후속 식각공정에서 유리하게 작용한다. 도 1을 참조하면, 제1 폴리실리콘을 증착 후 도면과 같은 프로파일의 형성은 높은 커플링 비를 얻을 수 있고, 소자의 소거 속도를 향상시킬 수 있다.As described above, in the flash memory manufacturing method according to the present invention, the thickness of the first polysilicon is controlled and the thickness of the subsequent sacrificial film is adjusted to minimize the polysilicon having a high polishing rate in the planarization process. Minimize the change and have the effect of bringing about stabilization. In addition, the margin for the planarization process can be increased, and the polysilicon thickness of the ferry region and the polysilicon thickness of the cell region are controlled in the process, which is advantageous in subsequent etching processes. Referring to FIG. 1, formation of a profile as shown after deposition of the first polysilicon may obtain a high coupling ratio and improve the erase speed of the device.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256091B2 (en) | 2004-06-29 | 2007-08-14 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device with a self-aligned polysilicon electrode |
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