KR20050073311A

KR20050073311A - Method of manufacturing a flash memory device

Info

Publication number: KR20050073311A
Application number: KR1020040001666A
Authority: KR
Inventors: 신현상
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-01-09
Filing date: 2004-01-09
Publication date: 2005-07-13

Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 소자 분리막 상부에 산화막 돌출부를 형성하고 산화막 돌출부 사이에 플로팅 게이트를 형성함으로서 소자의 임계치수를 최소화 하고, 소자의 크기조절이 용이하고, 웨이퍼 전반에 걸쳐 균일한 플로팅게이트를 형성할 수 있고, 균일한 플로팅 게이트로 인해 셀간의 커플링 비의 차를 줄임으로써 플래시 메모리 소자의 특성을 향상할 수 있고, 활성 임계치수를 작게 함으로써 커플링 비를 극대화 할 수 있으며, 마스킹 공정을 줄임으로서 마스킹 공정에서 발생할 수 있는 문제점을 해결할 수 있고, 공정의 단순화를 가져올 수 있으며, 수율향상과 원가절감을 가져올 수 있으며, 산화막 돌출부의 높이 및 간격을 조절함으로서 다양한 공정 마진을 용이하게 확보할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다. The present invention relates to a method of manufacturing a flash memory device, the present invention by forming an oxide protrusion on the device isolation layer and forming a floating gate between the oxide protrusions to minimize the critical dimension of the device, it is easy to control the size of the device, Uniform floating gates can be formed throughout the wafer, and the uniform floating gates can improve the characteristics of flash memory devices by reducing the difference in coupling ratios between cells. By maximizing, reducing the masking process to solve the problems that may occur in the masking process, simplification of the process, improved yield and cost reduction, and by adjusting the height and spacing of the oxide protrusions Flash memory to easily secure various process margins It provides a method for producing party.

Description

Method of manufacturing a flash memory device

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 자기정렬방법으로 플로팅 게이트를 형성하는 플래시 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash device for forming a floating gate by a self-aligning method.

최근 디자인 룰(Design Rule)이 줄어들고 소자의 사이즈(Size)가 줄어들면서 플래시 셀에서 플로팅 게이트간의 간격 및 커플링에 가장 큰 영향을 미치는 필드 산화막(Field Oxide; FOX) 중첩(Overlap)의 조절에 어려움을 겪고 있다. Difficulty in controlling field oxide (FOX) overlap, which has the greatest influence on the spacing and coupling between floating gates in flash cells, due to the recent decrease in design rules and device size. Are going through.

일반적으로 STI 공정을 이용하여 플래시 메모리 셀을 구현하고 있는데, 플로팅 게이트의 아이솔레이션(Isolation) 진행시에 마스크를 이용한 패터닝 공정의 작업은 마스크 임계치수(Critical Dimension; CD) 변화에 따른 웨이퍼의 균일화가 용이하지 않아 소자간 커플링 비가 균일하지 않는 문제점이 발생한다. In general, flash memory cells are implemented using an STI process. In the process of patterning process using a mask during isolation of the floating gate, it is easy to uniformize the wafer according to the change of the mask critical dimension (CD). Therefore, a problem arises in that the coupling ratio between devices is not uniform.

또한 플래시 메모리 소자의 프로그램 및 소거시 높은 바이어스 전압을 인가하게 되면 균일하지 않은 플로팅 게이트에 의해 플래시 메모리 소자의 결함이 발생하게 된다.In addition, when a high bias voltage is applied during programming and erasing of the flash memory device, a defect of the flash memory device may be caused by a non-uniform floating gate.

또한, 낸드 플래시 소자의 경우 플로팅 게이트 전극 간의 스페이스(Space)는 마진(Margin)을 고려하여 약 50㎚ 정도 되어야 한다. 따라서, 70㎚ 낸드 플래시 메모리 소자의 개발에 있어서, 140㎚ 피치(Pitch)에서 활성영역의 임계치수는 70㎚를 빼고 스페이스 50㎚을 제하면 20㎚가 남게 된다. 20㎚의 여유는 결국 양쪽의 오버레이를 고려하면 마진이 10㎚밖에 남지 않게 되고 이는 현실적으로 소자 구현이 불가능함을 의미한다. In the case of the NAND flash device, the space between the floating gate electrodes should be about 50 nm in consideration of margin. Therefore, in the development of a 70 nm NAND flash memory device, the threshold of the active region at 140 nm pitch is subtracted from 70 nm and 50 nm of space is left to 20 nm. A 20 nm margin will eventually leave only 10 nm, considering both overlays, which means that device implementation is not practical.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀프 얼라인 플로팅 게이트 스킴과 셀프 얼라인 셀로우 트렌치 아이솔레이션 공정을 동시에 적용하여 활성영역의 임계치수의 충분한 마진을 확보할 수 있고, 작은 사이즈의 플로팅 게이트 전극을 효과적으로 형성할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다. Therefore, in order to solve the above problems, the present invention may simultaneously apply a self-aligned floating gate scheme and a self-aligned cell trench trench isolation process to secure sufficient margin of the critical dimension of the active region, and to provide a small floating gate. A method of manufacturing a flash memory device capable of forming an electrode effectively is provided.

본 발명에 따른 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 순차적으로 형성하는 단계와, 패터닝 공정을 통해 상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 산화막으로 매립한 다음, 상기 패드 질화막을 정지막으로 하는 제 1 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계와, 소정의 스트립 공정을 통해 상기 패드 질화막을 제거하는 단계와, 소정의 세정 공정을 실시하여 상기 패드 질화막의 제거로 인해 돌출된 상기 소자 분리막의 일부를 제거하는 단계 및 전체 구조상에 제 2 폴리 실리콘막을 증착한 다음, 상기 소자 분리막을 정지막으로 하는 제 2 평탄화 공정을 실시하여 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 제공한다. Sequentially forming a tunnel oxide film, a first polysilicon film, and a pad nitride film on the semiconductor substrate according to the present invention, and by patterning, the pad nitride film, the first polysilicon film, the tunnel oxide film, and the semiconductor substrate. Etching a portion to form a trench, filling the trench with an oxide film, and then performing a first planarization process using the pad nitride film as a stop film to form an isolation layer, and through the predetermined strip process, Removing the pad nitride film, performing a predetermined cleaning process to remove a part of the device isolation film protruding due to the removal of the pad nitride film, depositing a second polysilicon film on the entire structure, and then depositing the device isolation film. Performing a second planarization process as a stop film to form a floating gate electrode Provides a method of manufacturing a flash memory device.

바람직하게, 상기 소정의 세정 공정은 HF 계열의 케미컬을 포함한 세정을 실시하여 목표로 하는 플로팅 게이트 전극의 임계치수가 되도록 상기 소자 분리막을 제거하되, 돌출된 상기 소자분리막간의 간격은 40 내지 90㎚가 되도록 하고, 돌출된 상기 소자 분리막의 폭은 40 내지 60㎚가 되도록 하는 것이 효과적이다. Preferably, the predetermined cleaning process is performed to remove the device isolation film so as to perform the cleaning including the HF-based chemical to the critical dimension of the target floating gate electrode, so that the interval between the protruding device isolation film is 40 to 90nm In addition, it is effective to make the width of the protruding element isolation film 40 to 60 nm.

바람직하게, 상기 제 1 폴리 실리콘막은 200 내지 700Å의 두께로 형성하고, 상기 패드 질화막은 상기 플로팅 게이트 전극의 두께보다 약 400 내지 600Å 정도 더 두껍게 형성하는 것이 효과적이다. Preferably, the first polysilicon film is formed to a thickness of 200 to 700 kPa, and the pad nitride film is formed to be about 400 to 600 kPa thicker than the thickness of the floating gate electrode.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1E are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

도 1a를 참조하면, 반도체 기판(10) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 패드 질화막(16)을 증착한다. Referring to FIG. 1A, a screen oxide film (not shown) that serves as a buffer layer may be deposited on a semiconductor substrate 10 to suppress crystal defects or surface treatment and implant ions, followed by ion implantation to form a well. After the screen oxide film is removed, the tunnel oxide film 12, the first polysilicon film 14, and the pad nitride film 16 are deposited.

상기 스크린 산화막 형성전 반도체 기판(10)의 세정을 위해 H₂O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH₄OH, H₂O₂ 및 H₂O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH₄F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH₄OH, H₂O₂ 및 H₂O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시할 수 있다. 750 내지 800℃의 온도범위 내에서 건식 또는 습식 산화를 실시하여 30 내지 100Å 두께의 상기 스크린 산화막을 형성하는 것이 바람직하다. 상기 웰은 트리플웰, N 웰 및 P웰을 형성하는 것이 바람직하다.The screen oxide film before for washing a semiconductor substrate 10, the mixing ratio of H ₂ O and HF is 50: 1 DHF (Dilute HF) and NH ₄ OH, H ₂ O ₂ and consisting of H ₂ O SC-1 SC- consisting of BOE (Buffered Oxide Etch) and NH ₄ OH, H ₂ O ₂ and H ₂ O with (Standard Cleaning-1) or a mixing ratio of NH ₄ F and HF of 100: 1 to 300: 1 The pretreatment washing | cleaning process can be performed using 1. It is preferable to perform the dry or wet oxidation within a temperature range of 750 to 800 ° C. to form the screen oxide film having a thickness of 30 to 100 Pa. The wells preferably form triple wells, N wells and P wells.

이온 주입 후, H₂O 와 HF의 혼합비율이 50:1인 DHF와, NH₄OH, H₂O₂ 및 H₂O로 구성된 SC-1을 이용하여 상기 스크린 산화막을 식각하는 것이 바람직하다. 터널 산화막(12)을 750 내지 800℃의 온도에서 습식 산화방식으로 85 내지 110Å의 두께로 형성하고, 터널 산화막(12) 증착 후 900 내지 910℃의 온도에서 N₂를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(12)과 반도체 기판(10)간의 계면의 결함 밀도를 최소화하는 것이 효과적이다.After ion implantation, it is preferable to etch the screen oxide film using SC-1 composed of DHF having a mixing ratio of H ₂ O and HF of 50: 1, and NH ₄ OH, H ₂ O _2, and H ₂ O. The tunnel oxide film 12 was formed to a thickness of 85 to 110 kPa by a wet oxidation method at a temperature of 750 to 800 ° C., and heat-treated for 20 to 30 minutes using N ₂ at a temperature of 900 to 910 ° C. after the deposition of the tunnel oxide film 12. By performing the step, it is effective to minimize the defect density at the interface between the tunnel oxide film 12 and the semiconductor substrate 10.

제 1 폴리 실리콘막(14)은 터널 산화막(12)의 오염과 식각 및 클리닝(Etch & Cleaning) 공정에 의한 손상(Damage)을 방지하기 위해 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 SiH₄ 또는 Si₂H₆ 와 PH₃ 가스를 이용하여 200 내지 700Å의 두께로 형성하는 것이 바람직하다. 제 1 폴리 실리콘막(14)은 식각부담(Etch Burden)과 후속 HDP 갭 필링 부담(HDP Gap Fill Burden)을 고려하여 최대 700Å두께로 형성하고, 인산 딥 아웃(Dip Out) 및 후속 클리닝 케미컬(Cleaning Chemical)의 터널 산화막(12) 손상과 질화막에 대한 스트레스 버퍼(Stress Buffer)역할을 위해 최소 200Å 두께 이상으로 형성하는 것이 효과적이다.The first polysilicon layer 14 may be formed by chemical vapor deposition (CVD), low pressure chemical vapor deposition, and the like to prevent contamination of the tunnel oxide layer 12 and damage caused by etching and cleaning processes. Low Pressure CVD (LPCVD), Plasma Enhanced CVD (PECVD) or Atmospheric Pressure CVD (APCVD) using SiH ₄ or Si ₂ H ₆ and PH ₃ gases It is preferable to form in thickness of 200-700 kPa. The first polysilicon layer 14 may be formed to a maximum thickness of 700 mm in consideration of etching burden and subsequent HDP gap filling burden, and phosphoric acid dip out and subsequent cleaning chemicals. It is effective to form a thickness of at least 200 Å to damage the tunnel oxide 12 of the chemical layer and to act as a stress buffer for the nitride layer.

패드 질화막(16)은 후속 공정에 의해 형성될 플로팅 게이트 전극의 두께를 고려하여 후속 공정에 의해 형성될 플로팅 게이트 전극의 두께보다 약 400 내지 600Å 정도 더 두껍게 형성하는 것이 바람직하다. 제 1 폴리 실리콘막(14) 상에 LP-CVD 방법으로 약 1000 내지 2000Å정도의 높은 두께로 패드 질화막(16)을 형성하는 것이 바람직하다. 패드 질화막(16)은 플로팅 게이트 전극의 높이를 고려하여 약 1300 내지 1700Å 두께로 형성하는 것이 바람직하다. The pad nitride film 16 is preferably formed to be about 400 to 600 mm thicker than the thickness of the floating gate electrode to be formed by the subsequent process in consideration of the thickness of the floating gate electrode to be formed by the subsequent process. It is preferable to form the pad nitride film 16 on the first polysilicon film 14 with a high thickness of about 1000 to 2000 kPa by the LP-CVD method. The pad nitride film 16 is preferably formed to a thickness of about 1300 to 1700 하여 in consideration of the height of the floating gate electrode.

도 1b를 참조하면, 패드 질화막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 18)를 형성하여 활성 영역과 필드 영역을 정의한다. Referring to FIG. 1B, the pad nitride layer 16, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 may be sequentially etched through ISO mask patterning. A trench 18 having a shallow trench isolation (STI) structure is formed to define an active region and a field region.

패터닝은 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 식각하여 STI 구조의 트렌치(18)를 형성하는 것이 바람직하다. Patterning is performed by applying a photoresist film over the entire structure and then performing a photolithography process using a photoresist mask to form a photoresist pattern (not shown). An etching process using the photoresist pattern as an etching mask is performed to etch the pad nitride layer 16, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 to etch the trench 18 having an STI structure. It is preferable to form.

이후, STI 구조의 트렌치(18) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하고, 급속 열처리 공정(Rapid Thermal Process)을 진행하여 트렌치(18)의 코너부분을 라운딩하는 것이 바람직하다. 건식 산화공정은 800 내지 1000℃의 온도 범위 내에서 산화공정을 실시하여 측벽 산화막을 50 내지 150Å 두께로 형성하는 것이 바람직하다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성할 수 있다.Thereafter, it is preferable to perform a dry oxidation process to compensate for etch damage of the sidewalls of the trenches 18 of the STI structure, and perform a rapid thermal process to round the corners of the trenches 18. Do. In the dry oxidation process, the sidewall oxide film is preferably formed to have a thickness of 50 to 150 Pa by performing an oxidation process within a temperature range of 800 to 1000 ° C. A liner oxide layer (not shown) may be formed by thinly depositing a high temperature oxide (HTO) on the entire structure and performing a densification process at a high temperature.

도 1c를 참조하면, 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착하여 트렌치(18) 내부를 매립한다. 패드 질화막(16)을 정지막으로 하는 평탄화 공정을 실시하여 패드 질화막 상의 HDP 산화막을 제거하여 소자 분리막(20)을 형성한다. 소정의 질화막 스트립 공정을 실시하여 반도체 기판(10) 상에 잔류하는 패드 질화막(16)을 제거한다. Referring to FIG. 1C, a high density plasma (HDP) oxide film is deposited on the entire structure to fill the trench 18. A planarization process using the pad nitride film 16 as a stop film is performed to remove the HDP oxide film on the pad nitride film, thereby forming the device isolation film 20. A predetermined nitride film strip process is performed to remove the pad nitride film 16 remaining on the semiconductor substrate 10.

HDP 산화막은 트렌치(18) 공백을 채우기 위해 5000 내지 10000Å정도의 두께로 형성하는 것이 바람직하다. 이때 트렌치(18) 내부에 빈 공간이 형성되지 않도록 상기 HDP 산화막을 증착하는 것이 효과적이다. The HDP oxide film is preferably formed to a thickness of about 5000 to 10000 Pa in order to fill the trench 18. In this case, it is effective to deposit the HDP oxide layer so that an empty space is not formed in the trench 18.

평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 전면 식각공정을 이용하여 실시하는 것이 바람직하다. 본 실시예에서는 CMP를 이용하여 패드 질화막(16) 상부의 HDP 산화막을 제거하되, 소자 분리 영역의 HDP 산화막이 리세스되는 현상을 것을 최대한 억제해야 한다.The planarization process is preferably performed using CMP (Chemical Mechanical Polishing) or the entire surface etching process. In the present embodiment, the HDP oxide layer on the pad nitride layer 16 is removed using CMP, but the HDP oxide layer in the device isolation region is to be suppressed as much as possible.

질화막 스트립 공정은 인산 딥 아웃(H₃PO₄dip out)을 이용하여 패드 질화막(16)을 제거함을 지칭한다. 질화막 스트립 공정을 통해 소자 분리막(20)의 일부 영역이 돌출된 돌출부를 형성한다.The nitride strip process refers to removing the pad nitride layer 16 using a phosphoric acid dip out (H ₃ PO ₄ dip out). Through the nitride film strip process, a portion of the device isolation layer 20 protrudes.

도 1d를 참조하면, 소정의 세정공정을 실시하여 패드 질화막(16)의 제거로 인해 돌출된 소자 분리막(20)의 일부를 제거한다. 세정공정은 HF 계열의 케미컬을 포함한 세정을 실시하여 돌출된 소자 분리막(20)의 높이가 목표로 하는 플로팅 게이트 전극의 높이가 되도록 조절하고, 돌출된 소자 분리막(20)간의 간격 즉, 플로팅 게이트 전극의 임계치수가 목표로 하는 값이 되도록 하는 것이 바람직하다. 이때 플로팅 게이트 전극의 임계치수(도 1d의 T1 참조)는 40 내지 90㎚가 되도록 하고, 돌출된 소자 분리막(20)의 폭(도 1d의 T2 참조)은 40 내지 60㎚가 되도록 하는 것이 바람직하다. Referring to FIG. 1D, a predetermined cleaning process is performed to remove a part of the device isolation film 20 protruding due to the removal of the pad nitride film 16. The cleaning process is performed by cleaning the HF series chemicals so that the height of the protruding element isolation layer 20 becomes the height of the target floating gate electrode, and the interval between the protruding element isolation layers 20, that is, the floating gate electrode. It is desirable that the critical dimension of is to be a target value. At this time, it is preferable that the critical dimension of the floating gate electrode (see T1 in FIG. 1D) is 40 to 90 nm, and the width of the protruding element isolation film 20 (see T2 in FIG. 1D) is 40 to 60 nm. .

본 실시예에서는 세정공정의 조건을 다양하게 조절하여 약 400 내지 600Å 두께의 소자 분리막(20)을 제거하는 것이 바람직하다. 이는 앞선 공정에서 패드 질화막(16)의 높이를 플로팅 게이트 전극보다 400 내지 600Å 높게 형성하기 때문이다. 세정공정으로 DHF 와 SC-1을 이용한 전처리 습식 세정공정(제 2 폴리 실리콘막 형성 전 세정)을 실시하여 소자 분리막(20)과 폴리 실리콘막간의 오버랩을 형성할 수 있다. 이때 습식 세정 시간을 조절하여 셀 지역의 모우트 형상과 제 1 폴리 실리콘막(14) 하부의 터널 산화막(12)이 손실되는 것을 방지할 수 있다.In this embodiment, it is preferable to remove the device isolation film 20 having a thickness of about 400 to 600 하여 by variously adjusting the cleaning process conditions. This is because the height of the pad nitride film 16 is formed to be 400 to 600 kHz higher than the floating gate electrode in the foregoing process. As the cleaning process, a pretreatment wet cleaning process using DHF and SC-1 (cleaning before forming the second polysilicon film) may be performed to form an overlap between the device isolation film 20 and the polysilicon film. In this case, the wet cleaning time may be adjusted to prevent loss of the shape of the mot in the cell region and the tunnel oxide film 12 under the first polysilicon film 14.

도 1e를 참조하면, 전체 구조 상부에 제 2 폴리 실리콘막(22)을 증착한다. 평탄화 공정을 실시하여 소자 분리막(20) 상부에 성된 제 2 폴리 실리콘막(22)을 제거함으로서 플로팅 게이트전극(24)을 형성한다. Referring to FIG. 1E, a second polysilicon film 22 is deposited on the entire structure. The floating gate electrode 24 is formed by performing the planarization process to remove the second polysilicon layer 22 formed on the device isolation layer 20.

제 2 폴리 실리콘막(22)은 제 1 폴리 실리콘막(14)과 동일한 재질의 물질막을 사용하여 500 내지 2000Å 두께로 증착하여 소자 분리막(20)간의 공간을 매립하는 것이 바람직하다. PE-CVD 방법을 이용하여 PE-TEOS(Plasma Enhansed Tetra Ethyle Ortho Silicate), PE-Nit, PSG(Phosphorus Silicate Glass) 및 BPSG(Boron Phosphorus Silicate Glass)와 같은 버퍼층(미도시)을 100 내지 1000Å의 두께로 형성하여 CMP를 이용한 평탄화 공정에서 발생할 수 있는 편차를 방지할 수 있다. The second polysilicon film 22 is preferably deposited to have a thickness of 500 to 2000 microns using a material film of the same material as the first polysilicon film 14 to fill the space between the device isolation layers 20. Using a PE-CVD method, a buffer layer (not shown) such as Plasma Enhansed Tetra Ethyle Ortho Silicate (PE-TEOS), PE-Nit, Phosphorus Silicate Glass (PSG), and Boron Phosphorus Silicate Glass (BPSG) may be 100 to 1000 mm thick. It can be formed to prevent the deviation that may occur in the planarization process using CMP.

평탄화 공정은 소자 분리막(20)을 정지막으로 하는 CMP 공정을 실시하여 소자 분리막(20)상의 제 2 폴리 실리콘막(22) 및 버퍼층(미도시)을 제거함으로써, 제 2 폴리 실리콘막(22)을 고립한다. 이로써, 제 1 및 제 2 폴리 실리콘막(14 및 22)으로 이루어진 플로팅 게이트전극(24)을 형성한다.The planarization process is performed by removing the second polysilicon film 22 and the buffer layer (not shown) on the device isolation film 20 by performing a CMP process using the device isolation film 20 as a stop film. Isolate. As a result, the floating gate electrode 24 made of the first and second polysilicon films 14 and 22 is formed.

평탄화 공정후, 전처리 세정공정으로 HF 또는 BOE를 이용하여 플로팅 게이트 전극(24) 사이의 노출된 소자 분리막(20)의 일부를 제거하여 플로팅 게이트 전극(24)의 표면적을 넓히는 것이 바람직하다. 이때 세정공정의 타겟을 조절하여 소자 분리막(20)의 돌출된 영역이 제 2 폴리 실리콘막(22)의 하단부보다 높게 유지하여 후속 ONO 구조의 유전체막(미도시)이 제 2 폴리 실리콘막(22)의 하단부로 증착되지 않도록 하는 것이 바람직하다. ONO 구조의 유전체막 형성전에 소정의 산화공정을 실시하여 제 2 폴리 실리콘(22)의 소울더(Shoulder)부분의 날카로운 부분이 산화 되도록 한 다음 소정의 식각을 통해 이를 제거하여 둥글게 처리하여 커패시터의 누설 패스를 제거할 수 있다. 또한, ONO구조의 유전체막 형성전에 등방성 건식 식각을 실시하여 소울더 부분의 첨첨을 제거할 수 있다. After the planarization process, it is preferable to increase the surface area of the floating gate electrode 24 by removing a part of the exposed device isolation layer 20 between the floating gate electrodes 24 using HF or BOE as a pretreatment cleaning process. At this time, by adjusting the target of the cleaning process, the protruding region of the device isolation layer 20 is kept higher than the lower end of the second polysilicon layer 22 so that a dielectric film (not shown) having a subsequent ONO structure is formed of the second polysilicon layer 22. It is desirable not to deposit to the bottom of the). Before the formation of the ONO structure dielectric film, a predetermined oxidation process is performed to oxidize the sharp portion of the shoulder portion of the second polysilicon 22, which is then removed by a predetermined etching to round off the capacitor. You can remove the path. Further, before forming the ONO structure dielectric film, isotropic dry etching can be performed to remove the peaks of the sole portion.

상술한 바와 같이 플로팅 게이트 전극(24)이 형성된 반도체 기판상에 유전체막(미도시)을 형성하고, 컨트롤 게이트를 형성하기 위한 제 3 폴리 실리콘막(미도시)과 텅스텐 실리사이드막(WSi; 미도시)을 순차적으로 증착한다. 소정의 게이트 패터닝 공정을 실시하여 플로팅 게이트 전극, 유전체막, 컨트롤 게이트 전극으로 구성된 플래시 메모리 소자의 게이트 전극을 형성한다. 소정의 이온주입을 실시하여 게이트 전극 양측에 접합부(소스/드레인; 미도시)를 형성한다. As described above, a dielectric film (not shown) is formed on the semiconductor substrate on which the floating gate electrode 24 is formed, and a third polysilicon film (not shown) and a tungsten silicide film (WSi) are not shown for forming a control gate. ) Is deposited sequentially. A predetermined gate patterning process is performed to form a gate electrode of a flash memory device including a floating gate electrode, a dielectric film, and a control gate electrode. Predetermined ion implantation is performed to form junctions (source / drain; not shown) on both sides of the gate electrode.

상술한 바와 같이, 본 발명은 소자 분리막 상부에 산화막 돌출부를 형성하고 산화막 돌출부 사이에 플로팅 게이트를 형성함으로서 소자의 임계치수를 최소화 하고, 소자의 크기조절이 용이하고, 웨이퍼 전반에 걸쳐 균일한 플로팅게이트를 형성할 수 있다. As described above, the present invention forms an oxide protrusion on the device isolation layer and forms a floating gate between the oxide protrusions, thereby minimizing the critical dimension of the device, making it easy to adjust the size of the device, and providing a uniform floating gate throughout the wafer. Can be formed.

또한, 균일한 플로팅 게이트로 인해 셀간의 커플링 비의 차를 줄임으로써 플래시 메모리 소자의 특성을 향상할 수 있고, 활성 임계치수를 작게 함으로써 커플링 비를 극대화 할 수 있다.In addition, the characteristic of the flash memory device can be improved by reducing the difference in coupling ratio between cells due to the uniform floating gate, and the coupling ratio can be maximized by reducing the active threshold.

또한, 마스킹 공정을 줄임으로서 마스킹 공정에서 발생할 수 있는 문제점을 해결할 수 있고, 공정의 단순화를 가져올 수 있으며, 수율향상과 원가절감을 가져올 수 있다. In addition, by reducing the masking process can solve the problems that may occur in the masking process, can bring about a simplified process, and can lead to yield improvement and cost reduction.

또한, 산화막 돌출부의 높이 및 간격을 조절함으로서 다양한 공정 마진을 용이하게 확보할 수 있다.In addition, it is possible to easily secure various process margins by adjusting the height and spacing of the oxide film protrusions.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 12 : 터널 산화막10 semiconductor substrate 12 tunnel oxide film

14, 22 : 폴리 실리콘막 16 : 패드 질화막14, 22: polysilicon film 16: pad nitride film

18 : 트렌치 20 : 소자 분리막18: trench 20: device isolation film

24 : 플로팅 게이트 전극 24: floating gate electrode

Claims

Sequentially forming a tunnel oxide film, a first polysilicon film and a pad nitride film on the semiconductor substrate;

Etching a portion of the pad nitride layer, the first polysilicon layer, the tunnel oxide layer, and the semiconductor substrate through a patterning process to form a trench;

Filling the trench with an oxide film, and then forming a device isolation film by performing a first planarization process using the pad nitride film as a stop film;

Removing the pad nitride film through a predetermined strip process;

Performing a predetermined cleaning process to remove a portion of the device isolation film protruding due to the removal of the pad nitride film; And

Depositing a second polysilicon film over the entire structure, and then performing a second planarization process using the device isolation film as a stop film to form a floating gate electrode.

The method of claim 1,

The predetermined cleaning process is performed by cleaning the HF series chemicals to remove the device isolation film to the critical dimension of the target floating gate electrode, but the interval between the protruding device isolation film is 40 to 90nm, and protruding The method of manufacturing a flash memory device to the width of the device isolation film is 40 to 60nm.

The method of claim 1,

Wherein the first polysilicon film is formed to a thickness of 200 to 700 kHz, and the pad nitride film is formed to be about 400 to 600 kHz thicker than the thickness of the floating gate electrode.