KR100843060B1 - Method of manufacturing a flash memory device - Google Patents

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Abstract

본 발명은 반도체 기판 상부에 터널산화막, 소정의 그레인 크기를 갖는 제 1 폴리실리콘막, 제 2 폴리실리콘막을 순차적으로 형성한 후, 상기 제 2 폴리실리콘막의 일영역을 패터닝하는 단계; 전체구조상부에 유전체막, 도전층 및 하드마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막, 도전층, 유전체막, 제 1 폴리실리콘막 및 터널산화막을 식각하여 반도체기판을 노출시키는 게이트 식각공정을 실시하되, 상기 제1 폴리실리콘막이 상기 제2 폴리실리콘막보다 넓은 폭으로 식각되는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 개시한다.According to an embodiment of the present invention, a tunnel oxide film, a first polysilicon film having a predetermined grain size, and a second polysilicon film are sequentially formed on a semiconductor substrate, and then patterning a region of the second polysilicon film; Sequentially forming a dielectric film, a conductive layer and a hard mask film on the entire structure; Performing a gate etching process to expose the semiconductor substrate by etching the hard mask layer, the conductive layer, the dielectric layer, the first polysilicon layer, and the tunnel oxide layer, wherein the first polysilicon layer is wider than the second polysilicon layer. A method of manufacturing a flash memory device comprising etching is disclosed.

그레인(Grain), 도핑되지 않은 폴리실리콘막, 전하의 저장 속도, 프로그램 Grain, undoped polysilicon film, charge storage rate, program

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 공정을 순서적으로 도시한 플래쉬 메모리 소자의 단면도 이다.1A to 1C are cross-sectional views of flash memory devices sequentially illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100 : 반도체 기판 102 : 터널산화막         100 semiconductor substrate 102 tunnel oxide film

104 : 제 1 폴리실리콘막 106 : 제 2 폴리실리콘막         104: first polysilicon film 106: second polysilicon film

108 : 유전체막 110 : 제 3 폴리실리콘막         108: dielectric film 110: third polysilicon film

112 : 텅스텐막 114 : 하드마스크막         112: tungsten film 114: hard mask film

116 : 접합영역         116: junction area

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅게이트용 제 2 폴리실리콘 패턴을 게이트 폭보다 좁게 형성하여 셀간의 간섭현상을 최소화 하면서도, 제 2 폴리실리콘의 면저항이 상대적으로 높아짐으로 인해 발생될 수 있는 문제점을 플로팅게이트용 제 1 폴리실리콘에 나노그레인을 형성하는 방법 으로 상쇄시키는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and in particular, to form a second polysilicon pattern for the floating gate narrower than the gate width to minimize the interference between the cells, while the surface resistance of the second polysilicon is relatively high The present invention relates to a method of manufacturing a flash memory device that offsets a possible problem by forming nanograins on first polysilicon for floating gate.

플래시 메모리 소자(Flash Memory Device)는 프로그래밍(Programming) 및 지우기(Erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터(Transistor)로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍(Programing)과 지우기(Erase)를 할 수 있다.Flash memory devices are manufactured using the advantages of EPROM with programming and erasing characteristics and EEPROM with programming and erasing characteristics. . Such a flash memory device realizes a bit storage state as one transistor, and can be electrically programmed and erased.

이와 같은 플래시 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전체막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함한다.Such flash memory cells generally have a vertically stacked gate structure having a floating gate formed on a silicon substrate. The multilayer gate structure typically includes one or more tunnel oxide or dielectric films and a control gate formed on or around the floating gate.

이하, 종래 플래시 메모리 소자의 제조 방법에 대하여 간략히 설명하면, 반도체기판 상부에 터널 산화막, 플로팅게이트용 폴리실리콘막 및 질화막을 형성한 후, 질화막 상부에 감광막 패턴을 형성한다. 이때, 플로팅게이트용 폴리실리콘막은 상기 터널 산화막 상부에는 도핑되지 않는 폴리실리콘막(Undoped-Poly)으로 형성하고, 도핑되지 않은 폴리실리콘막 상부에 도핑된 폴리실리콘막(Doped-Poly)을 형성하는 방법으로 플로팅게이트를 형성한다.Hereinafter, a method of manufacturing a conventional flash memory device will be briefly described. A tunnel oxide film, a floating gate polysilicon film, and a nitride film are formed on a semiconductor substrate, and then a photosensitive film pattern is formed on the nitride film. In this case, the floating silicon polysilicon layer is formed of an undoped polysilicon layer (Undoped-Poly) on the tunnel oxide layer, and a doped polysilicon layer (Doped-Poly) formed on the undoped polysilicon layer To form a floating gate.

즉, 낸드 플래시 디바이스에서 프로그래밍, 지우기 등의 메카니즘에 중대한 역할을 수행하는 플로팅게이트는 도핑되지 않은 폴리실리콘막(Undoped-Poly) 및 도핑된 폴리실리콘막(Doped-Poly)의 이중구조로 형성된다.That is, the floating gate, which plays an important role in the programming and erasing mechanism in the NAND flash device, is formed of a double structure of an undoped polysilicon layer and an doped polysilicon layer.

감광막 패턴을 마스크로, 질화막, 플로팅게이트용 폴리실리콘막, 터널산화막 및 반도체 기판의 일부를 식각하여 플로팅게이트 패턴 및 트랜치(Trench)를 형성한다.Using the photoresist pattern as a mask, the nitride film, the polysilicon film for floating gate, the tunnel oxide film, and a portion of the semiconductor substrate are etched to form a floating gate pattern and a trench.

하지만, 최근 낸드 플래시 메모리 소자의 집적도 향상을 위한 연구로 반도체 소자의 크기가 작아짐에 따라 플로팅 게이트용 폴리실리콘의 면적도 작아지고 있음에도 불구하고, 상기 폴리실리콘의 그레인(Grain) 크기는 줄어들지 않기 때문에 이에 따른 문턱전압의 산포가 증가하는 문제점이 있다.However, although the area of the polysilicon for floating gate has also decreased as the size of the semiconductor device has been reduced in recent researches for increasing the integration of NAND flash memory devices, the grain size of the polysilicon is not reduced. There is a problem in that the distribution of the threshold voltage increases.

즉, 종래 반도체 소자의 제조 방법은 언도프트 폴리실리콘막 증착 후, 후속 열공정으로 인하여 조대한 그레인 사이즈를 형성하게 된다. 그레인 크기는 최소 약 200 nm 이상의 커다란 그레인을 나타내는데 이는 게이트 선폭의 두배를 넘는 크기로써 특정 셀에는 그레인 경계가 존재하지 않기도 하고 다른 특정 셀에는 그레인 경계가 존재하기도 한다.That is, the conventional method of manufacturing a semiconductor device is to form a coarse grain size due to the subsequent thermal process after the undoped polysilicon film deposition. The grain size represents a large grain of at least about 200 nm or more, which is more than twice the width of the gate line, in which a grain boundary does not exist in certain cells, and grain boundaries exist in other specific cells.

그레인 크기가 커지게 되면 FN 터널링을 동작원리로 하는 플래시 메모리 셀들의 프로그램/지우기 문턱전압의 변화가 커지고 전기적인 간섭현상이 발생되는 문제점이 있다.If the grain size increases, the program / erase threshold voltage of the flash memory cells using FN tunneling is increased and an electrical interference phenomenon occurs.

본 발명의 목적은 플로팅게이트용 제 2 폴리실리콘 패턴을 게이트 폭보다 좁게 형성하여 셀간의 간섭현상을 최소화 하면서도, 제 2 폴리실리콘의 면저항이 상대적으로 높아짐으로 인해 발생될 수 있는 문제점을 플로팅게이트용 제 1 폴리실리콘에 나노그레인을 형성하는 방법으로 상쇄시키는 플래쉬 메모리 소자의 제조 방법을 제공함에 있다.An object of the present invention is to form a second polysilicon pattern for the floating gate narrower than the gate width to minimize the interference between the cells, while solving the problem that may be caused by the relatively high sheet resistance of the second polysilicon for floating gate The present invention provides a method of manufacturing a flash memory device, which is offset by a method of forming nanograins on polysilicon.

본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법은, 반도체 기판 상부에 터널산화막, 소정의 그레인 크기를 갖는 제 1 폴리실리콘막, 제 2 폴리실리콘막을 순차적으로 형성한 후, 상기 제 2 폴리실리콘막의 일영역을 패터닝하는 단계; 전체구조상부에 유전체막, 도전층 및 하드마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막, 도전층, 유전체막, 제 1 폴리실리콘막 및 터널산화막을 식각하여 반도체기판을 노출시키는 게이트 식각공정을 실시하되, 상기 제1 폴리실리콘막이 상기 제2 폴리실리콘막보다 넓은 폭으로 식각되는 단계를 포함한다. 상기 소정의 그레인 크기는 10 내지 100 nm 이다.In the method of manufacturing a flash memory device according to an embodiment of the present invention, after forming a tunnel oxide film, a first polysilicon film having a predetermined grain size, and a second polysilicon film sequentially on a semiconductor substrate, the second poly Patterning one region of the silicon film; Sequentially forming a dielectric film, a conductive layer and a hard mask film on the entire structure; Performing a gate etching process to expose the semiconductor substrate by etching the hard mask layer, the conductive layer, the dielectric layer, the first polysilicon layer, and the tunnel oxide layer, wherein the first polysilicon layer is wider than the second polysilicon layer. Etching is included. The predetermined grain size is 10 to 100 nm.

상기 제 1 폴리실리콘막은 화학적기상증착법(CVD)을 이용하여 제 1 폴리실리콘막의 그레인이 원주형(Columnar) 구조 또는 랜덤형 구조로 형성되도록 증착한다.The first polysilicon film is deposited using chemical vapor deposition (CVD) so that the grains of the first polysilicon film are formed in a columnar structure or a random structure.

상기 원주형 구조의 제 1 폴리실리콘막은 SiH4 가스, 680 내지 750 ℃ 의 온도, 5 내지 50 Torr 의 압력하에서 100 내지 500 Å 두께의 도핑되지 않은 폴리실리콘막(Undoped-Poly)으로 형성한다.The first polysilicon film having a columnar structure is formed of an undoped polysilicon film (Undoped-Poly) having a thickness of 100 to 500 kPa under a SiH 4 gas, a temperature of 680 to 750 ° C., and a pressure of 5 to 50 Torr.

상기 랜덤형 구조의 제 1 폴리실리콘막은 SiH4 및 H2 가스, 680 내지 750 ℃ 의 온도, 10 내지 500 Torr의 압력하에서 100 내지 500 Å 두께의 도핑되지 않은 폴리실리콘막(Undoped-Poly)으로 형성한다.The first polysilicon film having a random structure is formed of an undoped polysilicon film (Undoped-Poly) having a thickness of 100 to 500 kPa under SiH 4 and H 2 gas, a temperature of 680 to 750 ° C., and a pressure of 10 to 500 Torr. do.

상기 제 2 폴리실리콘막은 저압 화학적기상증착법(LP-CVD)으로 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용하여 500 내지 550 ℃ 의 온도범위에서 0.1 내지 3 Torr 의 압력으로 도핑된 폴리실리콘막으로 형성한다.The second polysilicon film is doped at a pressure of 0.1 to 3 Torr in a temperature range of 500 to 550 ° C. using any one of SiH 4 and Si 2 H 6 and PH 3 by low pressure chemical vapor deposition (LP-CVD). It is formed of a polysilicon film.

상기 도핑된 폴리실리콘막을 형성함에 있어, 인(P) 농도는 1.0E20 내지 3.0E20 atoms/cc 의 도핑레벨(Doping level)을 부여하여 200 내지 2000 Å 의 두께로 증착한다.In forming the doped polysilicon film, phosphorus (P) concentration is deposited at a thickness of 200 to 2000 kPa by giving a doping level of 1.0E20 to 3.0E20 atoms / cc.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 공정을 순서적으로 도시한 플래쉬 메모리 소자의 단면도 이다.1A to 1C are cross-sectional views of flash memory devices sequentially illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 터널산화막(102), 플로팅게이트용 제 1 폴리실리콘막(104) 및 제 2 폴리실리콘막(106)을 형성한다. 제 1 폴리실리콘막(104)은 도핑되지 않은 폴리실리콘막(Undoped-Poly)으로 형성하되, SiH4 또는 SiH4 및 H2 가스분위기, 680 내지 750 ℃ 의 온도, 5 내지 280 Torr의 압력하에서 100 내지 500 Å 의 두께로 형성한다. 그로인해, 제 1 폴리실리콘막(104)에는 그레인(Grain) 사이즈가 10 내지 100 nm, 바람직하게 10 내지 20 nm 인 작고 균일한 나노그레인(Nanograin)이 형성된다.Referring to FIG. 1A, a tunnel oxide film 102, a first polysilicon film 104 for floating gate, and a second polysilicon film 106 are formed on the semiconductor substrate 100. The first polysilicon film 104 is formed of an undoped polysilicon film (Undoped-Poly), SiH 4 or SiH 4 and H 2 gas atmosphere, the temperature of 680 to 750 ℃, 100 to 100 under a pressure of 5 to 280 Torr To a thickness of 500 kPa. As a result, small uniform nanograins having a grain size of 10 to 100 nm, preferably 10 to 20 nm are formed in the first polysilicon film 104.

이때, 제 1 폴리실리콘막(104)은 화학적기상증착법(CVD)을 이용하여 제 1 폴리실리콘막(104)의 그레인이 원주형(Columnar) 구조 또는 랜덤(Random) 구조로 형성되도록 증착하는 것이 바람직하다.At this time, the first polysilicon film 104 is preferably deposited such that the grains of the first polysilicon film 104 are formed in a columnar or random structure by chemical vapor deposition (CVD). Do.

제 1 폴리실리콘막(104)의 그레인을 원주형 구조로 형성하는 공정은, SiH4 가스, 5 내지 50 Torr 의 압력, 680 내지 750 ℃ 의 온도하에서 실시한다. 또한, 제 1 폴리실리콘막(104)의 그레인을 랜덤 구조로 형성하는 공정은, SiH4 및 H2 가스, 680 내지 750 ℃ 의 온도, 10 내지 500 Torr의 압력하에서 실시한다.The step of forming the grains of the first polysilicon film 104 into a columnar structure is carried out under a SiH 4 gas, a pressure of 5 to 50 Torr, and a temperature of 680 to 750 ° C. Further, the step of forming grains of the first polysilicon film 104, a random structure is carried out in a temperature, a pressure of 10 to 500 Torr of SiH 4 and H 2 gas, 680 to 750 ℃.

제 1 폴리실리콘막(104) 상부에는 도핑된 폴리실리콘막(Doped-Poly)인 제 2 폴리실리콘막(106)을 형성한다. 제 2 폴리실리콘막(106)은 저압 화학적기상증착법(LP-CVD)으로 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용하여 500 내지 550 ℃ 의 온도범위에서 0.1 내지 3 Torr 의 압력으로 형성한다. 제 2 폴리실리콘막(106)을 형성함에 있어서 도핑된 폴리실리콘막의 인(P) 농도는 1.0E20 내지 3.0E20 atoms/cc 의 도핑레벨(Doping level)을 부여하여 200 내지 2000 Å 의 두께로 증착하는 것이 바람직하다. 인의 농도는 일렉트론 트랩(Electron Trap) 현상 또는 잠재적 장벽 높이 감소(Potential barrier height reduction)의 원인이 되기도 한다.A second polysilicon film 106, which is a doped polysilicon film (Doped-Poly), is formed on the first polysilicon film 104. The second polysilicon film 106 is a low pressure chemical vapor deposition (LP-CVD) using a pressure of 0.1 to 3 Torr in the temperature range of 500 to 550 ℃ using any one of SiH 4 and Si 2 H 6 and PH 3 gas To form. In forming the second polysilicon film 106, the phosphorus (P) concentration of the doped polysilicon film is given a doping level of 1.0E20 to 3.0E20 atoms / cc to be deposited at a thickness of 200 to 2000 GPa. It is preferable. Phosphorus concentrations may also be responsible for the trapping of electron traps or potential barrier height reduction.

도 1b를 참조하면, 제 2 폴리실리콘막(106) 패턴이 형성될 부분이 덮인(close) 포토레지스트 패턴(미도시)을 형성한 후, 포토레지스트 패턴(미도시)을 마스크로 식각공정을 실시하여 제 1 폴리실리콘막(104)의 일부를 노출시킴으로서, 제 2 폴리실리콘막(106) 패턴을 형성하고 포토레지스트 패턴(미도시)을 제거한다.Referring to FIG. 1B, after forming a close photoresist pattern (not shown) on which the second polysilicon film 106 pattern is to be formed, an etching process is performed using the photoresist pattern (not shown) as a mask. By exposing a portion of the first polysilicon film 104 to form a second polysilicon film 106 pattern, a photoresist pattern (not shown) is removed.

이때, 포토레지스트 패턴(미도시)의 폭을 좁게 형성하여 식각공정을 실시함으로써 제 2 폴리실리콘막(106) 패턴이 후공정에 의해 형성될 게이트 폭보다 좁은 폭으로 게이트 내부 중앙에 위치되도록 형성한다. 즉, 제 2 폴리실리콘막(106) 패턴 간의 간격을 넓게 형성하여 인접한 플로팅게이트 간 간섭현상을 최소화 시킨다.At this time, the width of the photoresist pattern (not shown) is formed to be narrow so that the second polysilicon layer 106 pattern is formed so as to be positioned at the center of the gate with a width narrower than the gate width to be formed by the later process. . That is, the gap between the patterns of the second polysilicon layer 106 is widened to minimize interference between adjacent floating gates.

전체구조상부에 ONO구조의 유전체막(108), 컨트롤게이트용 제 3 폴리실리콘막(110), 텅스텐막(112) 및 하드마스크막(114)을 순차적으로 형성한다.On the entire structure, a dielectric film 108 having an ONO structure, a third polysilicon film 110 for a control gate, a tungsten film 112 and a hard mask film 114 are sequentially formed.

도 1c를 참조하면, 하드마스크막(114)의 상부에 게이트가 형성될 부분이 덮인(close) 동시에 제1 폴리실리콘막(104)이 제2 폴리실리콘막(106)보다 넓은 폭으로 식각되도록 포토레지스트 패턴(미도시)들을 형성한 후, 포토레지스트 패턴(미도시)을 이용한 식각공정으로 하드마스크막(114)의 노출된 부분을 제거하여 게이트가 형성될 부분에 다수의 하드마스크막(114) 패턴을 형성하고, 포토레지스트 패턴(미도시)을 제거한다. 하드마스크막(114) 패턴을 마스크로 텅스텐막(112), 제 3 폴리실리콘막(110), 유전체막(108), 제 1 폴리실리콘막(104) 및 터널산화막(102)을 순차적으로 식각하여 반도체 기판(100)을 노출시킨다. 노출된 반도체 기판(100)에 접합영역(116)을 형성한다.Referring to FIG. 1C, a portion where the gate is formed on the hard mask layer 114 is closed and the first polysilicon layer 104 is etched in a wider width than the second polysilicon layer 106. After the resist patterns (not shown) are formed, a plurality of hard mask layers 114 are formed on the portions where the gates are to be formed by removing exposed portions of the hard mask layer 114 by an etching process using a photoresist pattern (not shown). A pattern is formed and a photoresist pattern (not shown) is removed. The tungsten film 112, the third polysilicon film 110, the dielectric film 108, the first polysilicon film 104 and the tunnel oxide film 102 are sequentially etched using the hard mask film 114 as a mask. The semiconductor substrate 100 is exposed. The junction region 116 is formed in the exposed semiconductor substrate 100.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.Although the present invention has been described with reference to the embodiments illustrated in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명은 플로팅게이트용 제 2 폴리실리콘 패턴을 게이트 폭보다 좁게 형성하여 셀간의 간섭현상을 최소화 하면서도, 제 2 폴리실리콘의 면저항이 높아짐으로 인해 발생될 수 있는 문제점을 플로팅게이트용 제 1 폴리실리콘에 나노그레인을 형 성하는 방법으로 상쇄시킬 수 있다.According to the present invention, the second polysilicon pattern for the floating gate is formed to be narrower than the gate width, thereby minimizing interference between cells. This can be offset by forming nanograins.

또한, 본 발명은 플로팅게이트용 제 1 폴리실리콘에 나노그레인을 형성함으로써 셀 내의 반복적인 프로그램/지우기(Program/Erase) 동작시 문턱전압의 변동을 감소시키고, 전하를 저장하는 리텐션 특성과 전하의 저장 속도를 증대시켜 소자의 신뢰성 향상에 기여할 수 있다.In addition, the present invention forms nanograins in the first polysilicon for floating gate to reduce the variation of the threshold voltage during repeated program / erase operation in the cell, and the retention characteristics and charge retention of charge Increasing the storage speed can contribute to improving the reliability of the device.

또한, 본 발명은 복잡한 공정 또는 장비의 추가 소요 없이 기존의 장비와 공정을 이용하여 응용 또는 적용이 가능하여 비용절감 효과가 있다.In addition, the present invention can be applied or applied using existing equipment and processes without the need for complicated processes or equipment, thereby reducing the cost.

Claims (7)

반도체 기판 상부에 터널산화막, 소정의 그레인 크기를 갖는 제 1 폴리실리콘막, 제 2 폴리실리콘막을 순차적으로 형성한 후, 상기 제 2 폴리실리콘막의 일영역을 패터닝하는 단계;Sequentially forming a tunnel oxide film, a first polysilicon film having a predetermined grain size, and a second polysilicon film on the semiconductor substrate, and then patterning a region of the second polysilicon film; 전체구조상부에 유전체막, 도전층 및 하드마스크막을 순차적으로 형성하는 단계;Sequentially forming a dielectric film, a conductive layer and a hard mask film on the entire structure; 상기 하드마스크막, 도전층, 유전체막, 제 1 폴리실리콘막 및 터널산화막을 식각하여 반도체기판을 노출시키는 게이트 식각공정을 실시하되, 상기 제1 폴리실리콘막이 상기 제2 폴리실리콘막보다 넓은 폭으로 식각되는 단계;를 포함하는 플래시 메모리 소자의 제조 방법.Performing a gate etching process to expose the semiconductor substrate by etching the hard mask layer, the conductive layer, the dielectric layer, the first polysilicon layer, and the tunnel oxide layer, wherein the first polysilicon layer is wider than the second polysilicon layer. Etching step; manufacturing a flash memory device comprising a. 제 1항에 있어서,The method of claim 1, 상기 소정의 그레인 크기는 10 내지 100 nm 인 플래쉬 메모리 소자의 제조 방법.And said predetermined grain size is 10 to 100 nm. 제 1항에 있어서,The method of claim 1, 상기 제 1 폴리실리콘막은 화학적기상증착법(CVD)을 이용하여 제 1 폴리실리콘막의 그레인이 원주형(Columnar) 구조 또는 랜덤형 구조로 형성되도록 증착하는 플래쉬 메모리 소자의 제조 방법.The first polysilicon film is deposited using chemical vapor deposition (CVD) so that the grains of the first polysilicon film are formed in a columnar or random structure. 제 3항에 있어서,The method of claim 3, wherein 상기 원주형 구조의 제 1 폴리실리콘막은 SiH4 가스, 680 내지 750 ℃ 의 온도, 5 내지 50 Torr 의 압력하에서 100 내지 500 Å 두께의 도핑되지 않은 폴리실리콘막(Undoped-Poly)으로 형성하는 플래쉬 메모리 소자의 제조 방법.The first polysilicon film having a columnar structure is formed of an undoped polysilicon film (Undoped-Poly) having a thickness of 100 to 500 kPa under a SiH 4 gas, a temperature of 680 to 750 ° C., and a pressure of 5 to 50 Torr. Method of manufacturing the device. 제 3항에 있어서,The method of claim 3, wherein 상기 랜덤형 구조의 제 1 폴리실리콘막은 SiH4 및 H2 가스, 680 내지 750 ℃ 의 온도, 10 내지 500 Torr의 압력하에서 100 내지 500 Å 두께의 도핑되지 않은 폴리실리콘막(Undoped-Poly)으로 형성하는 플래쉬 메모리 소자의 제조 방법.The first polysilicon film having a random structure is formed of an undoped polysilicon film (Undoped-Poly) having a thickness of 100 to 500 kPa under SiH 4 and H 2 gas, a temperature of 680 to 750 ° C., and a pressure of 10 to 500 Torr. A method of manufacturing a flash memory device. 제 1항에 있어서,The method of claim 1, 상기 제 2 폴리실리콘막은 저압 화학적기상증착법(LP-CVD)으로 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용하여 500 내지 550 ℃ 의 온도범위에서 0.1 내지 3 Torr 의 압력으로 도핑된 폴리실리콘막으로 형성하는 플래쉬 메모리 소자의 제조 방법.The second polysilicon film is doped at a pressure of 0.1 to 3 Torr in a temperature range of 500 to 550 ° C. using any one of SiH 4 and Si 2 H 6 and PH 3 by low pressure chemical vapor deposition (LP-CVD). A method of manufacturing a flash memory device formed of a polysilicon film. 제 6항에 있어서,The method of claim 6, 상기 도핑된 폴리실리콘막을 형성함에 있어, 인(P) 농도는 1.0E20 내지 3.0E20 atoms/cc 의 도핑레벨(Doping level)을 부여하여 200 내지 2000 Å 의 두께 로 증착하는 플래쉬 메모리 소자의 제조 방법.In forming the doped polysilicon film, phosphorus (P) concentration is deposited to give a doping level of 1.0E20 to 3.0E20 atoms / cc to a thickness of 200 to 2000 GPa.
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* Cited by examiner, † Cited by third party
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KR20040054916A (en) * 2002-12-18 2004-06-26 주식회사 하이닉스반도체 Method of manufacturing a flash memory device
KR20050002304A (en) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 A floating gate in flash memory device and forming method thereof
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040054916A (en) * 2002-12-18 2004-06-26 주식회사 하이닉스반도체 Method of manufacturing a flash memory device
KR20050002304A (en) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 A floating gate in flash memory device and forming method thereof
KR20050073311A (en) * 2004-01-09 2005-07-13 주식회사 하이닉스반도체 Method of manufacturing a flash memory device

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