KR100639466B1 - Method for forming insulating layer filling gate gap in flash memory device - Google Patents

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Abstract

본 발명에 따른 플래시 메모리 소자의 절연층 형성 방법은, 반도체 기판 상에 플로팅 게이트 및 컨트롤 게이트를 포함하는 게이트를 형성하고, 게이트들 사이의 갭(gap)을 채우는 고온 산화물(HTO)을 포함하는 절연층을 형성한다. In the method of forming an insulating layer of a flash memory device according to the present invention, an insulating layer including a high temperature oxide (HTO) forming a gate including a floating gate and a control gate on a semiconductor substrate and filling a gap between the gates is provided. Form a layer.

플래시, 게이트 갭, 보이드, 텅스텐 확산, 워드라인 단락Flash, Gate Gap, Void, Tungsten Diffusion, Wordline Short

Description

플래시 메모리 소자의 게이트 사이를 채우는 절연층을 형성하는 방법{Method for forming insulating layer filling gate gap in flash memory device}A method for forming insulating layer filling gate gap in flash memory device}

도 1은 종래의 플래시 메모리 소자(flash memory device)를 설명하기 위해서 개략적으로 도시한 도면이다. 1 is a view schematically illustrating a conventional flash memory device.

도 2a 및 도 2b는 종래의 플래시 메모리 소자의 게이트 사이를 채우는 절연층을 설명하기 위해서 도시한 주사 전자 현미경(SEM) 사진들이다. 2A and 2B are scanning electron microscope (SEM) photographs illustrating the insulating layer filling between gates of a conventional flash memory device.

도 3 은 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 사이를 채우는 절연층을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 공정흐름도이다. 3 is a schematic flowchart illustrating a method of forming an insulating layer that fills between gates of a flash memory device according to an exemplary embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 사이를 채우는 절연층을 형성하는 방법을 설명하기 위해서 도시한 주사 전자 현미경(SEM) 사진이다. 4 is a scanning electron microscope (SEM) photograph illustrating a method of forming an insulating layer that fills between gates of a flash memory device according to an exemplary embodiment of the present invention.

본 발명은 반도체 소자 제조에 관한 것으로, 보다 상세하게는, 플래시 메모리(flash memory) 소자의 게이트(gate) 사이를 채우는 절연층을 형성하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a method of forming an insulating layer that fills between gates of a flash memory device.

플래시 메모리 소자는 비휘발성 메모리 소자로 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 적층 게이트 구조를 가지고 있다. 터널 산화막 상에 플로팅 게이트 및 컨트롤 게이트의 적층 구조가 2층의 도전성 폴리실리콘 구조로 구비되고 있다. 플로팅 게이트와 컨트롤 게이트 사이에는 층간 유전층으로 ONO(Oxide - Nitride - Oxide) 구조의 커패시터 구조가 도입된다. 컨트롤 게이트에 바이어스(bias)를 인가해 ONO층을 거쳐 커플링 비(coupling ratio)에 따라 플로팅 게이트에 바이어스를 인가한다. 플래시 메모리는 프로그램(program)과 이레이즈(erase)를 상대적으로 높은 바이어스에서 동작시키고 있다. The flash memory device is a nonvolatile memory device and has a stacked gate structure of a floating gate and a control gate. A laminated structure of a floating gate and a control gate is provided on the tunnel oxide film as a two-layer conductive polysilicon structure. Between the floating gate and the control gate, an oxide-nitride-oxide (ONO) capacitor structure is introduced as an interlayer dielectric layer. A bias is applied to the control gate and a bias is applied to the floating gate through the ONO layer according to a coupling ratio. Flash memory operates programs and erases with relatively high bias.

도 1은 종래의 플래시 메모리 소자(flash memory device)를 설명하기 위해서 개략적으로 도시한 도면이다. 도 2a 및 도 2b는 종래의 플래시 메모리 소자의 게이트 사이를 채우는 절연층을 설명하기 위해서 도시한 주사 전자 현미경(SEM) 사진들이다. 1 is a view schematically illustrating a conventional flash memory device. 2A and 2B are scanning electron microscope (SEM) photographs illustrating the insulating layer filling between gates of a conventional flash memory device.

도 1을 참조하면, 종래의 플래시 메모리 소자는 워드 라인(word line: 10)이 필드 영역(field region: 15)에 의해 설정된 활성 영역(active region: 20)을 가로지르게 형성되고, 워드 라인(10)은 비트 라인(bit line)과 교차하게 레이아웃이 구성된다. 이때, 워드 라인(10)과 비트 라인이 교차되는 지점이 하나의 셀(cell: 11)이 구현된다. 그리고, 활성 영역(20)의 일단에는 비트 라인 콘택(bit line contact: 21)이 드레인 콘택(drain contact)으로 구비되게 된다. Referring to FIG. 1, in a conventional flash memory device, a word line 10 is formed across an active region 20 set by a field region 15, and a word line 10 is formed. Is arranged to intersect the bit line. In this case, one cell 11 is implemented at the intersection of the word line 10 and the bit line. One end of the active region 20 is provided with a bit line contact 21 as a drain contact.

도 2a 및 도 2b를 참조하면, 반도체 기판(19) 상에 형성된 워드 라인(10)인 게이트(10)를 형성하는 공정에서 게이트(10) 측면에 산화(oxidation) 및 질화막 (nitride layer: 31)을 증착하여 게이트(10)의 절연파괴전압(breakdown voltage)을 제어하고 있다. 그리고, 게이트(10)의 저항을 낮추기 위해 코발트 샐리사이드(Co-salicide) 공정을 수행한다. 따라서, 게이트(10)는 실질적으로 터널 산화막을 수반하는 플로팅 게이트(12), 층간 유전층을 수반하는 컨트롤 게이트(14) 및 게이트(10)를 저항을 줄이기 위한 샐리사이드층(16)을 포함하는 적층 구조로 형성된다. 2A and 2B, an oxidation and nitride layer 31 is formed on a side surface of the gate 10 in the process of forming the gate 10, which is a word line 10 formed on the semiconductor substrate 19. Is deposited to control the breakdown voltage of the gate 10. In addition, a cobalt salicide process is performed to lower the resistance of the gate 10. Thus, the gate 10 is a stack comprising a floating gate 12 substantially carrying a tunnel oxide film, a control gate 14 carrying an interlayer dielectric layer, and a salicide layer 16 for reducing resistance of the gate 10. It is formed into a structure.

이러한 게이트 공정을 포함하는 트랜지스터 공정 이후에 게이트(10) 사이의 갭(gap)을 채우는 절연층(40)이 게이트(10) 등을 절연시키기 위해서 층간 절연층으로 도입된다. 이러한 절연층(40)은 일반적으로 BPSG 또는 HDP-USG의 절연 물질을 이용하여 형성되고 있다. 그리고, 이러한 절연층(40)을 관통하여 비트 라인 콘택(21)이 드레인 콘택으로 도입된다. After the transistor process including the gate process, an insulating layer 40 filling the gap between the gates 10 is introduced into the interlayer insulating layer to insulate the gate 10 and the like. The insulating layer 40 is generally formed using an insulating material of BPSG or HDP-USG. The bit line contact 21 is introduced into the drain contact through the insulating layer 40.

그런데, 0.18㎛급 이하의 플래시 메모리 소자에서는 셀(cell)과 셀 사이의 간격이 협소하기 때문에 이러한 절연층(40) 또는 PMD(Polysilicon-Metal Dielectric)층에 보이드(void)가 발생될 수 있다. 도 2a 및 도 2b에 제시된 바와 같이 절연층(40)에 보이드가 발생하면 워드 라인과 워드 라인이 서로 다르게 동작되도록 상호 간에 절연되어야 함에도 불구하고, 이러한 보이드에 의한 텅스텐의 확산(45)으로 서로 전기적으로 연결되게 될 수 있다. 텅스텐은 비트 라인 콘택(21) 형성을 위해 도입되는 도전층이다. 이로 인해 워드 라인(10)이 올바르게 작동되지 않고 동작 오류를 발생하여 셀 동작에 불량이 발생되게 된다. However, in a flash memory device having a class of 0.18 μm or less, voids may be generated in the insulating layer 40 or the PMD layer because the gap between the cell and the cell is narrow. As shown in FIGS. 2A and 2B, if voids occur in the insulating layer 40, the word lines and the word lines must be insulated from each other to operate differently. Can be connected. Tungsten is a conductive layer introduced for forming the bit line contacts 21. As a result, the word line 10 does not operate correctly and an operation error occurs, thereby causing a defect in cell operation.

따라서, 절연층(40)에 보이드가 발생되지 않도록 하는 절연층 형성 방법의 개발이 요구되고 있다. Accordingly, development of an insulating layer forming method for preventing voids from occurring in the insulating layer 40 is required.

본 발명이 이루고자 하는 기술적 과제는, 플래시 메모리 소자의 게이트 사이를 채우는 절연층에 보이드의 발생을 방지할 수 있어, 워드 라인들 간의 브리지(bridge) 또는 단락 발생과 같은 동작 불량을 방지할 수 있는 플래시 메모리 소자의 게이트 사이를 채우는 절연층 형성 방법을 제시하는 데 있다. The technical problem to be achieved by the present invention is to prevent the generation of voids in the insulating layer filling the gates of the flash memory device, to prevent the operation failure such as the occurrence of a bridge (bridge) or short circuit between word lines A method of forming an insulating layer that fills between gates of a memory device is provided.

상기의 기술적 과제를 위한 본 발명의 일 실시예는,One embodiment of the present invention for the above technical problem,

반도체 기판 상에 플로팅 게이트 및 컨트롤 게이트를 포함하는 게이트를 형성하는 단계; 및Forming a gate including a floating gate and a control gate on the semiconductor substrate; And

상기 게이트들 사이의 갭(gap)을 채우는 고온 산화물(HTO)을 포함하는 절연층을 형성하는 단계를 포함하는 플래시 메모리 소자의 절연층 형성 방법을 제시한다. The present invention provides a method of forming an insulating layer of a flash memory device, the method including forming an insulating layer including a high temperature oxide (HTO) filling a gap between the gates.

상기 절연층 형성 이전에 상기 게이트 측벽에 스페이서(spacer)를 형성하는 단계; 및 상기 게이트 상에 샐리사이드층을 형성하는 단계를 더 포함할 수 있다. Forming a spacer on the sidewall of the gate before forming the insulating layer; And forming a salicide layer on the gate.

상기 절연층을 형성하는 단계는 대략 400 내지 600℃의 온도에서 상기 고온 산화물을 증착하는 단계를 포함할 수 있다. Forming the insulating layer may include depositing the high temperature oxide at a temperature of approximately 400 to 600 ° C.

상기 고온 산화물 증착 단계는 대략 30 내지 90 SCCM으로 공급되는 일산화이질소 가스 및 대략 20 내지 40 SCCM으로 공급되는 디클로로실란(DCS) 가스를 반응 가스로 이용할 수 있다. The high temperature oxide deposition step may use dinitrogen monoxide gas supplied to approximately 30 to 90 SCCM and dichlorosilane (DCS) gas supplied to approximately 20 to 40 SCCM as a reaction gas.

본 발명에 따르면, 플래시 메모리 소자의 게이트 사이를 채우는 절연층에 보 이드의 발생을 방지할 수 있어, 워드 라인들 간의 브리지(bridge) 또는 단락 발생과 같은 동작 불량을 방지할 수 있는 플래시 메모리 소자의 게이트 사이를 채우는 절연층 형성 방법을 제시할 수 있다. According to the present invention, it is possible to prevent generation of voids in an insulating layer filling between gates of a flash memory device, thereby preventing a malfunction such as a bridge or short circuit between word lines. It is possible to provide a method of forming an insulating layer that fills between gates.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예에서는 플래시 메모리 소자의 게이트 공정과 스페이서(spacer) 공정 이후에 샐리사이드 공정을 수행한다. 이후에, 콘택 식각 공정 시 활성 영역의 식각 영향을 배제하기 위해서 장벽 질화막을 증착하고, 그 뒤 바로 고온산화물(HTO: High Temperature Oxide)을 증착한다. HTO 성질이 자그마한 보이드도 잘 스며들어 채우는 성질을 가지고 있으므로, 워드 라인과 워드 라인 사이의 보이드를 막아주고 또한 습식 식각에 의한 영향도 작게 한다. In an exemplary embodiment of the present invention, a salicide process is performed after a gate process and a spacer process of a flash memory device. Subsequently, in order to exclude the effect of etching of the active region during the contact etching process, a barrier nitride layer is deposited, and then a high temperature oxide (HTO) is deposited immediately thereafter. Even small voids of HTO have a good penetrating property, which prevents voids between word lines and word lines and minimizes the effects of wet etching.

도 3 은 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 사이를 채우는 절연층을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 공정흐름도이다. 도 4는 본 발명의 실시예에 따른 플래시 메모리 소자의 게이트 사이를 채우는 절연층을 형성하는 방법을 설명하기 위해서 도시한 주사 전자 현미경(SEM) 사진이다. 3 is a schematic flowchart illustrating a method of forming an insulating layer that fills between gates of a flash memory device according to an exemplary embodiment of the present invention. 4 is a scanning electron microscope (SEM) photograph illustrating a method of forming an insulating layer that fills between gates of a flash memory device according to an exemplary embodiment of the present invention.

도 3 및 도 4를 참조하면, 반도체 기판(19) 상에 게이트(10)를 터널 산화막을 수반하는 플로팅 게이트(12)와, 층간 유전층, 즉, ONO층을 수반하는 컨트롤 게이트(14)를 포함하여 형성되게 패터닝 과정 등을 포함하는 게이트 형성 공정으로 형성한다(310). 이후에, 게이트(10) 측벽에 산화 및 질화막 증착, 식각 등을 수행하여 스페이서(31)를 형성하고, 컨트롤 게이트(14) 상에 샐리사이드층(16)을 형성한다(330). 이때, 반도체 기판(19)의 소스/ 드레인 영역 상에도 이러한 샐리사이드 층이 선택적으로 형성될 수도 있다. Referring to FIGS. 3 and 4, a floating gate 12 carrying a tunnel oxide over a gate 10 on a semiconductor substrate 19 and a control gate 14 carrying an interlayer dielectric layer, that is, an ONO layer, are included. In step 310, the gate forming process includes a patterning process and the like. Subsequently, the spacer 31 is formed on the sidewall of the gate 10 by oxidation, nitride deposition, etching, and the like, and the salicide layer 16 is formed on the control gate 14 (330). In this case, the salicide layer may be selectively formed on the source / drain region of the semiconductor substrate 19.

이후에, 반도체 기판(19) 상을 덮는 장벽 질화막(barrier nitride layer)을 형성한다. 이러한 장벽 질화막은 일종의 식각 정지막으로 이후 콘택을 위한 홀(hole) 형성시 식각으로부터 하부의 반도체 기판(19)이 손상되는 것을 방지하기 위해서 도입된다. 연후에, 게이트(10) 사이의 갭을 메우고 게이트(10)를 덮어 절연하는 절연층을 HTO를 증착하여 형성한다(350). Thereafter, a barrier nitride layer covering the semiconductor substrate 19 is formed. The barrier nitride layer is a kind of etch stop layer, which is introduced to prevent damage to the underlying semiconductor substrate 19 from etching during the formation of holes for contact thereafter. After the opening, an insulating layer that fills the gap between the gates 10 and covers and insulates the gate 10 is formed by depositing HTO (350).

이때, HTO는 일산화이질소 가스(N2O) 및 디클로로실란 가스(DCS: Dichlorosilane)를 흘려주고 온도를 대략 400 내지 600℃ 정도로 하고 압력을 대략 0.06㎪ 정도로 하는 증착 조건으로 증착될 수 있다. 이때, 일산화이질소 가스(N2O)는 대략 60 SCCM을 기준으로 50% 정도 가감될 수 있는 흐름량으로 제공될 수 있고, 디클로로실란 가스(DCS)는 30SCCM을 기준으로 대략 1/3 정도 가감될 수 있다. In this case, the HTO may be deposited under deposition conditions in which dinitrogen monoxide gas (N 2 O) and dichlorosilane gas (DCS: Dichlorosilane) flow and have a temperature of about 400 to 600 ° C. and a pressure of about 0.06 Pa. At this time, the dinitrogen monoxide gas (N 2 O) may be provided in a flow amount that can be reduced by about 50% based on about 60 SCCM, dichlorosilane gas (DCS) may be added or reduced by about 1/3 based on 30SCCM. have.

이후에, HTO층 상에 다른 절연층이 더 형성될 수도 있으나, HTO 층은 작은 보이드도 잘 스며들어 채우는 성질이 있으므로, 게이트(10)들 사이에 보이드가 발생되는 것을 막아줄 수 있고 또한 습식 식각에 의한 영향도 작은 이점이 있다. 이에 따라, 후속 비트 라인 콘택(21)을 형성하는 과정에서 콘택 물질로 이용되는 텅스텐이 확산되는 것을 방지하여 셀 동작 오류를 방지할 수 있다. 이는 도 4의 SEM 사진의 참조 부호 47 부분으로 확인될 수 있다. Subsequently, another insulating layer may be further formed on the HTO layer, but since the HTO layer is well filled with small voids, it is possible to prevent voids from occurring between the gates 10 and also wet etching. There is also a small advantage of the influence. Accordingly, tungsten, which is used as the contact material, may be prevented from being diffused during the formation of the subsequent bit line contact 21, thereby preventing a cell operation error. This can be confirmed by reference numeral 47 of the SEM photograph of FIG. 4.

상술한 본 발명에 따르면, 플래시 메모리 셀과 같이 셀 하나 하나가 동작하 는 구조에서는 보이드(void)에 의한 워드 라인 터널링(tunneling)을 방지할 수 있다. According to the present invention described above, in the structure in which each cell operates, such as a flash memory cell, word line tunneling due to voids can be prevented.

이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다. Although the present invention has been described through specific embodiments, the present invention may be modified in various forms by those skilled in the art within the technical spirit of the present invention.

Claims (4)

반도체 기판 상에 플로팅 게이트 및 컨트롤 게이트를 포함하는 게이트를 형성하는 단계;Forming a gate including a floating gate and a control gate on the semiconductor substrate; 상기 게이트 측벽에 스페이서(spacer)를 형성하는 단계;Forming a spacer on the gate sidewall; 상기 게이트 상에 샐리사이드층을 형성하는 단계; 및 Forming a salicide layer on the gate; And 상기 게이트들 사이의 갭(gap)을 채우는 고온 산화물(HTO)을 포함하는 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 절연층 형성 방법. Forming an insulating layer comprising a high temperature oxide (HTO) filling the gaps between the gates. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 절연층을 형성하는 단계는 Forming the insulating layer 400 내지 600℃의 온도에서 상기 고온 산화물을 증착하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 절연층 형성 방법. And depositing the high temperature oxide at a temperature of 400 to 600 [deg.] C. 제 3항에 있어서,The method of claim 3, wherein 상기 고온 산화물 증착 단계는The high temperature oxide deposition step 30 내지 90 SCCM으로 공급되는 일산화이질소 가스 및 20 내지 40 SCCM으로 공급되는 디클로로실란(DCS) 가스를 반응 가스로 이용하는 것을 특징으로 하는 플래시 메모리 소자의 절연층 형성 방법. A method of forming an insulating layer of a flash memory device, comprising using dinitrogen monoxide gas supplied to 30 to 90 SCCM and dichlorosilane (DCS) gas supplied to 20 to 40 SCCM as a reaction gas.
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