KR100875058B1 - Method of forming contact hole in a semiconductor device - Google Patents

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Abstract

The method for forming contact hole of the semiconductor device is provided to improve the reliability of device by increasing the contact hole forming margin and preventing the damage of the sidewall when forming the contact hole. The method for forming contact hole of the semiconductor device comprises as follows. A step is for forming the select line on the semiconductor substrate(102). A step is for forming junction areas(114a,114b) in the exposed semiconductor substrate between select lines. A step is for forming the protective film(118) on the semiconductor substrate including select lines. A step is for stacking the first insulation layer(120) and second insulation layer(122) having a different etch selectivity on the protective film. A step is for becoming narrower the width of the first insulation layer and the second insulation layer.

Description

반도체 소자의 콘택홀 형성 방법{Method of forming contact hole in a semiconductor device}Method of forming contact hole in semiconductor device

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 낸드 플래시 메모리의 소스/드레인 콘택 플러그를 형성하기 위한 콘택홀을 형성하는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device for forming a contact hole for forming a source / drain contact plug of a NAND flash memory.

플래시 메모리란 전원이 차단되었을 때에도 데이터(data)를 보관할 수 있는 비휘발성 메모리 중의 하나로, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없이 전기적으로 프로그램(program)과 소거(erase)가 가능한 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.Flash memory is a nonvolatile memory that can retain data even when the power is cut off, and can be programmed and erased electrically without the need to refresh data at regular intervals. Refers to the device. Here, the program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell.

이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리 소자와 낸드(NAND)형 플래시 메모리 소자로 나눠진다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문 에 고속 동작을 요구하는 응용 분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.Such flash memory devices are divided into NOR-type flash memory devices and NAND-type flash memory devices according to cell structures and operating conditions. In a quinoa flash memory device, the drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased at any address, and its operation speed is high, it is mainly used for applications requiring high-speed operation. In contrast, in a NAND flash memory device, a plurality of memory cell transistors are connected in series to form a string, and one string is connected between a bit line and a common source line. Therefore, since the number of drain contact plugs is relatively small, it is easy to increase the degree of integration, and thus it is mainly used in applications requiring high capacity data storage.

이러한 낸드형 비휘발성 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 선택 라인, 예를 들어 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다. 각각의 선택 라인과 워드 라인 사이에는 접합 영역이 형성된다. 이때, 소스 선택 라인 사이의 접합 영역은 소스 영역이고, 드레인 선택 라인 사이의 접합 영역은 드레인 영역이다.In such a NAND type nonvolatile memory device, a plurality of word lines are formed between a source select line and a drain select line. The select line, for example, the source select line or the drain select line, is formed by connecting the gates of the select transistors included in the plurality of strings to each other, and the word line is formed by connecting the gates of the memory cell transistors to each other. The selection line and the word line include a tunnel oxide film, a floating gate, a dielectric film, and a control gate, and the selection line and the control gate are electrically connected to each other. A junction region is formed between each select line and word line. At this time, the junction region between the source select lines is a source region, and the junction region between the drain select lines is a drain region.

이러한 선택 라인 및 워드 라인의 측면에는 스페이서와 보호막이 형성되고, 선택 라인 및 워드 라인 전면에는 절연층이 형성된다. 절연층에는 선택 라인 사이의 접합 영역이 노출되도록 콘택홀이 형성된다. 그리고 콘택홀을 도전 물질로 채워서 접합 영역과 전기적으로 연결되는 콘택 플러그를 형성한다.Spacers and passivation layers are formed on side surfaces of the select lines and the word lines, and insulating layers are formed on the entire surfaces of the select lines and the word lines. Contact holes are formed in the insulating layer to expose the junction regions between the select lines. The contact hole is filled with a conductive material to form a contact plug electrically connected to the junction region.

그런데, 보호막은 콘택홀이 미스 얼라인(miss align) 되었을 때 선택 라인의 측면을 어느 정도 보호할 수 있지만, 미스 얼라인이 크게 발생하게 되면 보호막이 손상되어 보호막 하부에 형성된 스페이서와 선택 라인의 측벽이 파괴될 수 있다. 이로 인하여 선택 라인과 콘택 플러그가 집적 연결되어 소자 페일(fail)이 발생될 수 있다. 이러한 문제는 반도체 소자가 점차 고집적화되고 소형화됨에 따라 공정 마진이 감소하기 때문에 점차 중요한 이슈가 되고 있다. However, the protective film may protect the side of the selection line to some extent when the contact hole is miss aligned, but when the misalignment is large, the protective film is damaged and the sidewalls of the spacer and the selection line formed under the protective film are damaged. This can be destroyed. As a result, the select line and the contact plug may be integrated to generate a device fail. This problem is becoming an important issue as process margins decrease as semiconductor devices become increasingly integrated and miniaturized.

본 발명은 식각 선택비가 서로 다른 산화막과 질화막을 교호로 다수 적층하고 식각 공정을 실시하여 콘택홀을 형성함으로써, 질화막의 식각면이 라운드로 형성되어 콘택홀의 하부로 갈수록 폭이 좁게 형성될 수 있다. In the present invention, by forming a contact hole by alternately stacking a plurality of oxide films and nitride films having different etching selectivity and performing an etching process, the etching surface of the nitride film may be formed in a round shape so that the width thereof becomes narrower toward the bottom of the contact hole.

본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법은, 반도체 기판상에 선택 라인들을 형성하는 단계와, 상기 선택 라인들 사이의 노출된 반도체 기판에 접합 영역을 형성하는 단계와, 상기 선택 라인들을 포함하는 상기 반도체 기판상에 보호막을 형성하는 단계와, 상기 보호막 상에 식각 선택비가 서로 다른 제1 절연층 및 제2 절연층을 교호로 적층하는 단계 및 상기 제1 절연층 및 상기 제2 절연층을 식각하여 상기 접합 영역이 노출되는 콘택홀을 형성하되, 상기 식각 선택비의 차이로 인하여 상기 콘택홀이 하부로 갈수록 폭이 좁아지는 단계를 포함한다.A method of forming a contact hole in a semiconductor device according to an embodiment of the present invention may include forming selection lines on a semiconductor substrate, forming a junction region in an exposed semiconductor substrate between the selection lines, and selecting the contact holes. Forming a protective film on the semiconductor substrate including lines, alternately stacking a first insulating layer and a second insulating layer having different etch selectivity on the protective film, and forming the first insulating layer and the second insulating layer. Forming a contact hole through which the junction region is exposed by etching the insulating layer, wherein the contact hole becomes narrower toward the bottom due to the difference in the etching selectivity.

상기 제1 절연층은 산화막으로 형성될 수 있다. 상기 제1 절연층은 HDP 산화막으로 형성될 수 있다. 상기 제2 절연층은 질화막 계열 물질로 형성될 수 있다. 상기 제2 절연층은 Si3N4 막 또는 SiON 막으로 형성될 수 있다. 상기 제2 절연층은 50∼500Å의 두께로 형성할 수 있다. 상기 콘택홀은 상기 제2 절연층에 비해 상기 제1 절연층이 더욱 식각되는 조건으로 식각하여 형성할 수 있다. 상기 콘택홀은 산화막과 질화막 계열 물질의 식각 선택비가 10:1 내지 100:1인 조건으로 식각할 수 있다. 상기 콘택홀은 CxFy가스와 Ar 가스 및 O2가스를 혼합한 분위기에서 식각 공정을 실시할 수 있다. 상기 콘택홀은 20∼100℃의 온도와 10∼25mtorr의 압력으로 60 ∼ 120초 동안 식각 공정을 실시하여 형성할 수 있다. 상기 제2 절연층은 화학 물리 연마 공정에서 식각 정지막으로 사용될 수 있다. 상기 접합 영역 상에 형성된 상기 콘택홀의 임계치수는 10∼100nm 로 형성할 수 있다. 상기 제1 절연층을 형성하기 전에 상기 선택 라인 상에 보호막을 형성하는 단계를 더욱 포함할 수 있다. 상기 보호막은 질화막으로 형성할 수 있다. 상기 보호막은 50∼500Å의 두께로 형성할 수 있다. 상기 보호막을 형성하기 전에 상기 선택 라인의 측벽에 스페이서를 형성하는 단계를 더욱 포함할 수 있다. 상기 콘택홀을 형성할 때 상기 제2 절연층의 식각면이 라운딩되어 형성될 수 있다.The first insulating layer may be formed of an oxide film. The first insulating layer may be formed of an HDP oxide film. The second insulating layer may be formed of a nitride film-based material. The second insulating layer may be formed of a Si 3 N 4 film or a SiON film. The second insulating layer may be formed to a thickness of 50 to 500 kPa. The contact hole may be formed by etching under the condition that the first insulating layer is more etched than the second insulating layer. The contact hole may be etched under the condition that the etching selectivity of the oxide and nitride based material is 10: 1 to 100: 1. The contact hole may be etched in an atmosphere in which a C x F y gas, an Ar gas, and an O 2 gas are mixed. The contact hole may be formed by performing an etching process for 60 to 120 seconds at a temperature of 20 to 100 ℃ and a pressure of 10 to 25 mtorr. The second insulating layer may be used as an etch stop layer in a chemical physical polishing process. The critical dimension of the contact hole formed on the junction region may be formed to 10 to 100nm. The method may further include forming a passivation layer on the selection line before forming the first insulating layer. The protective film may be formed of a nitride film. The protective film can be formed to a thickness of 50 to 500 kPa. The method may further include forming spacers on sidewalls of the selection line before forming the passivation layer. When forming the contact hole, an etching surface of the second insulating layer may be rounded.

본 발명의 반도체 소자의 콘택홀 형성 방법에 따르면, 식각 선택비가 서로 다른 산화막과 질화막을 교호로 다수 적층하고 식각 공정을 실시하여 질화막의 식각면이 라운드로 형성된다. 이에 따라, 콘택홀의 하부로 갈수록 폭이 좁게 형성되어 콘택홀 형성 마진이 증가될 수 있다. 이로써, 콘택홀을 형성할 때 선택 라인의 측벽이 손상되지 않아 보다 신뢰성있는 반도체 소자의 형성이 가능하다.According to the method for forming a contact hole in a semiconductor device of the present invention, a plurality of oxide films and nitride films having different etching selectivities are alternately stacked and an etching process is performed to form an etching surface of the nitride film in a round shape. Accordingly, the width becomes narrower toward the bottom of the contact hole, thereby increasing the contact hole formation margin. As a result, when forming the contact hole, the sidewall of the selection line is not damaged, and thus a more reliable semiconductor device can be formed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예 에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 특히, 본 발명의 일실시예는 반도체 소자 중 플래시 메모리 소자의 콘택홀 형성 방법을 일례로 설명하지만, 이에 한정되지 않고 콘택 홀을 형성하는 모든 반도체 소자의 제조 공정에 적용될 수 있음은 당연하다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In particular, although one embodiment of the present invention describes a method for forming a contact hole of a flash memory device among semiconductor devices, the present invention is not limited thereto and may be applied to a manufacturing process of all semiconductor devices for forming contact holes.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method for forming a contact hole in a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(102)에 웰 형성 공정, 문턱 전압 조절 공정, 소자 분리막 형성 공정 등을 통해 소자 분리 영역(도시하지 않음)과 액티브 영역을 한정한다. 그리고 반도체 소자 중 특히 플래시 메모리 소자를 형성하기 위하여 반도체 기판(102)의 액티브 영역 상에 터널 절연막(104), 플로팅 게이트용 제 1 도전층(106), 유전체막(108), 콘트롤 게이트용 제 2 도전층(110), 게이트 전극층(112)을 포함하는 적층막을 형성한다. 바람직하게는, 제1 도전층(106)과 제2 도전층(110)은 폴리 실리콘으로 형성할 수 있다. 또한 유전체막(108)은 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있으며, 유전체막(108) 상에는 유전체막(108)을 보호하기 위한 캡핑 폴리막(도시하지 않음)을 더욱 형성할 수도 있다. 이때, 선택 트랜지스터 영역의 유전체막(108)은 일부가 식각되어 제 1 도전층(106) 과 제 2 도전층(110)이 전기적으로 연결되도록 할 수 있다. 게이트 전극층(112)은 텅스텐 실리사이드(WSix)로 형성할 수 있다.Referring to FIG. 1A, a device isolation region (not shown) and an active region are defined in a semiconductor substrate 102 through a well forming process, a threshold voltage adjusting process, and an isolation layer forming process. In order to form a flash memory device among the semiconductor devices, the tunnel insulating film 104, the first conductive layer 106 for the floating gate, the dielectric film 108, and the second for the control gate are formed on the active region of the semiconductor substrate 102. A laminated film including the conductive layer 110 and the gate electrode layer 112 is formed. Preferably, the first conductive layer 106 and the second conductive layer 110 may be formed of polysilicon. In addition, the dielectric film 108 may have an ONO (Oxide / Nitride / Oxide) structure, and a capping poly film (not shown) may be further formed on the dielectric film 108 to protect the dielectric film 108. have. In this case, a portion of the dielectric film 108 in the selection transistor region may be etched to allow the first conductive layer 106 and the second conductive layer 110 to be electrically connected to each other. The gate electrode layer 112 may be formed of tungsten silicide (WSix).

그리고 게이트 전극층(122) 상에 형성된 게이트 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 적층막을 패터닝한다. 이로써 반도체 기판(102)에는 터널 절연막(104), 플로팅 게이트용 제1 도전층(106), 유전체막(108), 콘트롤 게이트용 제2 도전층(110), 게이트 전극층(112)이 적층된 다수의 메모리 셀들이 직렬로 연결된 워드 라인들(WL0, WL1,…)이 형성된다. 통상적으로 워드 라인들은 16개 또는 32개로 형성되지만 도면에서는 각각 2개씩만 도시하였다. 또한, 워드 라인들(WL0, WL1,…)의 양단에는 터널 절연막(104), 전기적으로 연결된 제1 도전층(106)과 제2 도전층(110), 게이트 전극층(112)이 적층된 다수의 선택 트랜지스터들이 직렬로 연결된 선택 라인이 형성된다. 이러한 선택 라인은 소스 선택 라인(Source Select Line; SSL)과 드레인 선택 라인(Drain Select Line; DSL)을 포함하지만, 본 도면에서는 소스 선택 라인(SSL)만 도시하였다.The laminated film is patterned by an etching process using a gate mask pattern (not shown) formed on the gate electrode layer 122. As a result, a plurality of tunnel insulating films 104, floating gate first conductive layers 106, dielectric layers 108, control gate second conductive layers 110, and gate electrode layers 112 are stacked on the semiconductor substrate 102. Word lines WL0, WL1,... Are connected to each other in series. Typically, 16 or 32 word lines are formed, but only two are shown in the drawing. In addition, a plurality of tunnel insulating films 104, electrically connected first conductive layers 106, second conductive layers 110, and gate electrode layers 112 are stacked on both ends of the word lines WL0, WL1,... A select line is formed in which select transistors are connected in series. This select line includes a source select line (SSL) and a drain select line (DSL), but only the source select line SSL is illustrated in this figure.

그리고, 워드 라인 및 소스 선택 라인(SSL) 사이에서 노출된 반도체 기판(102)에 대해 이온 주입 공정을 실시하여 다수의 접합 영역들(114a, 114b)을 형성한다. 이때, 소스 선택 라인(SSL) 사이에 형성된 접합 영역(114b)은 소스 영역이 되고, 도면에는 도시하지 않았지만 드레인 선택 라인(DSL) 사이에 형성된 접합 영역은 드레인 영역이 된다.In addition, an ion implantation process is performed on the semiconductor substrate 102 exposed between the word line and the source selection line SSL to form a plurality of junction regions 114a and 114b. At this time, the junction region 114b formed between the source select lines SSL becomes a source region, and although not shown in the drawing, the junction region formed between the drain select lines DSL becomes a drain region.

도 1b를 참조하면, 워드 라인과 선택 라인을 포함한 반도체 기판(102) 상에 절연층을 형성하고 절연층에 대해 이방성 식각 공정을 실시한다. 이로써, 소스 선 택 라인과 드레인 선택 라인(도시하지 않음)의 측벽에는 스페이서(116a)가 형성된다. 스페이서(116a)는 상부는 폭이 좁고 하부로 갈수록 폭이 넓어지기 때문에 라운드(round) 형상을 갖는다. 또한, 각각의 워드 라인들 사이와 선택 라인 및 워드 라인 사이는 폭이 좁기 때문에 스페이서용 절연층(116b)이 잔류한다. 한편, 소스 선택 라인(SSL) 사이의 반도체 기판(102)에 형성된 접합 영역(114b)이 노출된다.Referring to FIG. 1B, an insulating layer is formed on the semiconductor substrate 102 including a word line and a selection line, and an anisotropic etching process is performed on the insulating layer. As a result, spacers 116a are formed on sidewalls of the source selection line and the drain selection line (not shown). The spacer 116a has a round shape because the upper portion thereof is narrow and the width thereof becomes wider toward the lower portion. In addition, since the width is narrow between each word line, and between the select line and the word line, the spacer insulating layer 116b remains. Meanwhile, the junction region 114b formed in the semiconductor substrate 102 between the source select line SSL is exposed.

이어서, 스페이서(116a)와 절연층(116b)을 포함한 반도체 기판(102) 전체 구조 상부에 보호막(118)이 형성된다. 보호막(118)은 후속 공정에서 접합 영역(114b) 상에 콘택홀을 형성할 때 정렬 오차가 발생하라도 선택 라인 측벽이 식각되어 손상되는 것을 방지하기 위한 자기 정렬 콘택(Self Align Contact; SAC) 공정을 위하여 형성된다. 보호막(118)은 절연막, 예를 들면 질화막을 이용하여 50∼500Å의 두께로 형성하는 것이 바람직하다. 한편, 보호막(118) 하부에는 보호막(118)의 스트레스(stress)를 최소화하기 위한 버퍼막(도시하지 않음)을 더욱 형성할 수 있다.Subsequently, a passivation layer 118 is formed on the entire structure of the semiconductor substrate 102 including the spacer 116a and the insulating layer 116b. The passivation layer 118 is a Self Align Contact (SAC) process to prevent the selection line sidewalls from being etched and damaged even when an alignment error occurs when forming a contact hole on the junction region 114b in a subsequent process. Is formed for. The protective film 118 is preferably formed to a thickness of 50 to 500 kV using an insulating film, for example, a nitride film. Meanwhile, a buffer layer (not shown) may be further formed below the protective layer 118 to minimize stress of the protective layer 118.

도 1c를 참조하면, 보호막(118)을 포함하는 반도체 기판(102) 상에 식각 선택비가 서로 다른 절연층을 교호로 다수 적층한다. 이를 위하여, 먼저 보호막(118)을 포함하는 반도체 기판(102) 상에 제1 절연층(120)을 형성한다. 제1 절연층(120)은 선택 라인 사이의 공간이 완전히 매립될 수 있는 두께로 형성하며, HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다. 그리고, 제1 절연층 (120) 상에 제2 절연층(122)을 형성한다. 제2 절연층(122)은 질화막 계열의 물질, 예를 들면 Si3N4 또는 SiON을 이용하여 50∼500Å의 두께로 형성하는 것이 바람직하다. 제2 절연층(122) 상에는 제3 절연층(124)을 형성한다. 제3 절연층(124)은 HDP 산화막으로 형성하는 것이 바람직하다. 제3 절연층(124) 상에는 제4 절연층(126)을 형성한다. 제4 절연층(126)은 질화막 계열의 물질, 예를 들면 Si3N4 또는 SiON을 이용하여 50∼500Å의 두께로 형성하는 것이 바람직하다. 제4 절연층(126) 상에는 제5 절연층(128)을 형성한다. 제5 절연층(128)은 HDP 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 1C, a plurality of insulating layers having different etching selectivities are alternately stacked on the semiconductor substrate 102 including the passivation layer 118. To this end, first, the first insulating layer 120 is formed on the semiconductor substrate 102 including the passivation layer 118. The first insulating layer 120 is formed to a thickness such that the space between the select lines can be completely filled, it is preferable to form a high density plasma (HDP) oxide film. The second insulating layer 122 is formed on the first insulating layer 120. The second insulating layer 122 is preferably formed to a thickness of 50 to 500 kPa using a nitride film-based material, for example, Si 3 N 4 or SiON. The third insulating layer 124 is formed on the second insulating layer 122. The third insulating layer 124 is preferably formed of an HDP oxide film. The fourth insulating layer 126 is formed on the third insulating layer 124. The fourth insulating layer 126 is preferably formed to a thickness of 50 to 500 kPa using a nitride film-based material, for example, Si 3 N 4 or SiON. The fifth insulating layer 128 is formed on the fourth insulating layer 126. The fifth insulating layer 128 is preferably formed of an HDP oxide film.

도 1d를 참조하면, 선택 라인 사이에 형성된 접합 영역(114b)과 대응하는 위치의 제5 절연층(128) 내지 제1 절연층(120)을 식각하여 콘택홀(130)을 형성한다. 이때, 제5 절연층(128) 내지 제1 절연층(120)을 식각하는 공정은 산화막에 비해 질화막이 더욱 식각되는 조건, 예를 들면 산화막 대 질화막의 선택비가 10:1 내지 100:1인 공정 조건으로 식각한다. 이러한 식각 공정은 CxFy가스와 Ar 가스 및 O2가스를 혼합한 분위기에서 20∼100℃의 온도와 10∼25밀리 토르(mTorr)의 압력으로 60 ∼ 120초 동안 실시할 수 있다.Referring to FIG. 1D, the contact holes 130 are formed by etching the fifth insulating layer 128 to the first insulating layer 120 at positions corresponding to the junction regions 114b formed between the select lines. In this case, the process of etching the fifth insulating layer 128 to the first insulating layer 120 is a process in which the nitride film is more etched than the oxide film, for example, a selectivity ratio of oxide to nitride is 10: 1 to 100: 1. Etch as a condition. The etching process may be performed for 60 to 120 seconds at a temperature of 20 to 100 ° C. and a pressure of 10 to 25 millitorr (mTorr) in an atmosphere of mixing C × Fy gas, Ar gas, and O 2 gas.

이에 따라, 제5 절연층(128)에 비해 제4 절연층(126)의 식각 속도는 느리게 되며, 제5 절연층(128)에 대한 식각 공정 시 발생되는 폴리머(polymer)는 제4 절연층(126)의 식각면에 용이하게 증착된다. 이에 따라 제4 절연층(126)의 식각면(도면 부호 A)은 라운드(round) 형상으로 형성되어 하단으로 갈수록 콘택홀(130)의 폭이 좁아진다. 이어서, 노출되는 제3 절연층(124)에 대한 식각 공정시 발생되는 폴리머가 동일한 이유로 제2 절연층(122)의 식각면에 용이하게 증착되어 제2 절연층(122) 의 식각면(도면 부호 A)은 라운드 형상으로 형성되고 하단으로 갈수록 콘택홀(130)의 폭이 좁아진다. 이후에, 노출되는 제1 절연층(120)에는 콘택홀(130)이 형성되어 선택 라인 사이에 형성된 접합 영역(114b)이 노출된다. 이때, 제1 절연층(120)에는 전술한 공정으로 인하여 폭이 좁아진 콘택홀(130)이 형성되기 때문에, 콘택홀을 형성하는 마진이 증가할 수 있어 용이하게 콘택홀을 형성할 수 있다. 제1 절연층(120)에 형성되는 콘택홀(130)의 임계치수(Critical Dimension; CD)는 10∼100nm 일 수 있다.Accordingly, the etching speed of the fourth insulating layer 126 is slower than that of the fifth insulating layer 128, and the polymer generated during the etching process with respect to the fifth insulating layer 128 is formed in the fourth insulating layer ( 126 is easily deposited on the etching surface. As a result, the etching surface (A) of the fourth insulating layer 126 is formed in a round shape, and the width of the contact hole 130 becomes narrower toward the lower end. Subsequently, the polymer generated during the etching process on the exposed third insulating layer 124 is easily deposited on the etching surface of the second insulating layer 122 for the same reason, so that the etching surface of the second insulating layer 122 is A) is formed in a round shape and the width of the contact hole 130 becomes narrower toward the bottom. Thereafter, a contact hole 130 is formed in the exposed first insulating layer 120 to expose the junction region 114b formed between the select lines. In this case, since the contact hole 130 having a narrow width is formed in the first insulating layer 120, the margin for forming the contact hole may increase, and thus the contact hole may be easily formed. The critical dimension (CD) of the contact hole 130 formed in the first insulating layer 120 may be 10 to 100 nm.

도 1e를 참조하면, 콘택홀(130; 도 1d 참조)을 절연 물질로 채워서 선택 라인 사이에 형성된 접합 영역(114b)과 전기적으로 연결된 콘택 플러그(132)를 형성한다. 한편, 도면에는 도시하지 않았지만 콘택 플러그(132) 상에 비트 라인을 형성할 때 실시하는 CMP 공정에서 제4 절연층(126)은 식각 정지막으로 사용될 수도 있다.Referring to FIG. 1E, the contact hole 130 (see FIG. 1D) is filled with an insulating material to form a contact plug 132 electrically connected to the junction region 114b formed between the select lines. Although not shown in the drawings, the fourth insulating layer 126 may be used as an etch stop layer in the CMP process performed when the bit line is formed on the contact plug 132.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method for forming a contact hole in a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 게이트 절연막102 semiconductor substrate 104 gate insulating film

106 : 제 1 도전층 108 : 유전체막106: first conductive layer 108: dielectric film

110 : 제 2 도전층 112 : 게이트 전극층110: second conductive layer 112: gate electrode layer

114a, 114b : 접합 영역 116a : 스페이서114a, 114b: junction region 116a: spacer

116b : 절연층 118 : 보호막116b: insulating layer 118: protective film

120 : 제1 절연층 122 : 제2 절연층120: first insulating layer 122: second insulating layer

124 : 제3 절연층 126 : 제4 절연층124: third insulating layer 126: fourth insulating layer

128 : 제5 절연층 130 : 콘택홀128: fifth insulating layer 130: contact hole

132 : 콘택 플러그132: contact plug

Claims (17)

반도체 기판상에 선택 라인들을 형성하는 단계;Forming select lines on the semiconductor substrate; 상기 선택 라인들 사이의 노출된 반도체 기판에 접합 영역을 형성하는 단계;Forming a junction region in the exposed semiconductor substrate between the select lines; 상기 선택 라인들을 포함하는 상기 반도체 기판상에 보호막을 형성하는 단계;Forming a protective film on the semiconductor substrate including the selection lines; 상기 보호막 상에 식각 선택비가 서로 다른 제1 절연층 및 제2 절연층을 교호로 적층하는 단계; 및Alternately stacking a first insulating layer and a second insulating layer having different etching selectivity on the passivation layer; And 상기 제1 절연층 및 상기 제2 절연층을 식각하여 상기 접합 영역이 노출되는 콘택홀을 형성하되, 상기 식각 선택비의 차이로 인하여 상기 콘택홀이 하부로 갈수록 폭이 좁아지는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.Forming a contact hole through which the junction region is exposed by etching the first insulating layer and the second insulating layer, wherein the width of the contact hole becomes narrower toward the bottom due to the difference in the etching selectivity. Method for forming contact holes in devices. 제1항에 있어서,The method of claim 1, 상기 제1 절연층은 산화막으로 형성되는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the first insulating layer is formed of an oxide film. 제1항에 있어서,The method of claim 1, 상기 제1 절연층은 HDP 산화막으로 형성되는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the first insulating layer is formed of an HDP oxide film. 제1항에 있어서,The method of claim 1, 상기 제2 절연층은 질화막 계열 물질로 형성되는 반도체 소자의 콘택홀 형성 방법.The second insulating layer is a contact hole forming method of a semiconductor device formed of a nitride film-based material. 제1항에 있어서,The method of claim 1, 상기 제2 절연층은 Si3N4 막 또는 SiON 막으로 형성되는 반도체 소자의 콘택홀 형성 방법.And the second insulating layer is formed of a Si 3 N 4 film or a SiON film. 제1항에 있어서,The method of claim 1, 상기 제2 절연층은 50∼500Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.The second insulating layer is a contact hole forming method of a semiconductor device to form a thickness of 50 ~ 500Å. 제1항에 있어서,The method of claim 1, 상기 콘택홀은 상기 제2 절연층에 비해 상기 제1 절연층이 더욱 식각되는 조건으로 식각하여 형성하는 반도체 소자의 콘택홀 형성 방법.And forming the contact hole by etching under a condition that the first insulating layer is more etched than the second insulating layer. 제1항에 있어서,The method of claim 1, 상기 콘택홀은 산화막과 질화막 계열 물질의 식각 선택비가 10:1 내지 100:1인 조건으로 식각하여 형성하는 반도체 소자의 콘택홀 형성 방법.The contact hole is a method of forming a contact hole in the semiconductor device is formed by etching under the conditions that the etching selectivity of the oxide film and the nitride-based material is 10: 1 to 100: 1. 제1항에 있어서,The method of claim 1, 상기 콘택홀은 CxFy가스와 Ar 가스 및 O2가스를 혼합한 분위기에서 식각 공정을 실시하여 형성하는 반도체 소자의 콘택홀 형성 방법.And forming the contact hole by performing an etching process in a mixed atmosphere of a C x F y gas, an Ar gas, and an O 2 gas. 제1항에 있어서,The method of claim 1, 상기 콘택홀은 20∼100℃의 온도와 10∼25mtorr의 압력으로 60 ∼ 120초 동안 식각 공정을 실시하여 형성하는 반도체 소자의 콘택홀 형성 방법.And forming the contact hole by performing an etching process for 60 to 120 seconds at a temperature of 20 to 100 ° C. and a pressure of 10 to 25 mtorr. 제1항에 있어서,The method of claim 1, 상기 제2 절연층은 화학 물리 연마 공정에서 식각 정지막으로 사용되는 반도 체 소자의 콘택홀 형성 방법.The second insulating layer is a contact hole forming method of a semiconductor device used as an etch stop film in the chemical physical polishing process. 제1항에 있어서,The method of claim 1, 상기 접합 영역 상에 형성된 상기 콘택홀의 임계치수는 10∼100nm 로 형성하는 반도체 소자의 콘택홀 형성 방법.And a critical dimension of the contact hole formed on the junction region is 10 to 100 nm. 제1항에 있어서,The method of claim 1, 상기 제1 절연층을 형성하기 전에 상기 선택 라인 상에 보호막을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택홀 형성 방법.And forming a protective film on the selection line before forming the first insulating layer. 제13항에 있어서,The method of claim 13, 상기 보호막은 질화막으로 형성하는 반도체 소자의 콘택홀 형성 방법.And forming the protective film as a nitride film. 제13항에 있어서,The method of claim 13, 상기 보호막은 50∼500Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.The protective film is a contact hole forming method of a semiconductor device to form a thickness of 50 ~ 500Å. 제13항에 있어서,The method of claim 13, 상기 보호막을 형성하기 전에 상기 선택 라인의 측벽에 스페이서를 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택홀 형성 방법.And forming a spacer on a sidewall of the selection line before forming the passivation layer. 제1항에 있어서,The method of claim 1, 상기 콘택홀을 형성할 때 상기 제2 절연층의 식각면이 라운딩되어 형성되는 반도체 소자의 콘택홀 형성 방법.And forming an etch surface of the second insulating layer when the contact hole is formed.
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