KR100822600B1 - Method of forming metal line in semiconductor device - Google Patents

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Abstract

A method for forming a metal interconnection of a semiconductor device is provided to reduce the upper area of a metal interconnection while avoiding damage to a gate by forming a contact hole having a similar profile to a gate under the contact hole by a round etch process so that the upper part of the contact hole is expanded. A plurality of select lines and a plurality of wordlines are formed on a semiconductor substrate(102). An insulation layer(116) is formed on the resultant structure. An etch stop layer can be formed on the semiconductor substrate including the select line, the wordline and the insulation layer. The insulation layer between the select lines is removed to form a contact hole to which a part of the semiconductor substrate is exposed. An ARC(anti-reflective coating) is formed on the insulation layer in a manner that the thickness of the ARC in the periphery of the contact hole is thinner. The ARC and the insulation layer in the periphery of the contact hole are etched to expand the upper part of the contact hole. A conductive material is formed in the contact hole to form a contact plug.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming metal line in semiconductor device}Method of forming metal line in semiconductor device

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1F are cross-sectional views of a device for explaining a method for forming metal wirings of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 게이트 절연막102 semiconductor substrate 104 gate insulating film

106 : 플로팅 게이트용 도전막 108 : 유전체막106: conductive film for floating gate 108: dielectric film

110 : 콘트롤 게이트용 도전막 112 : 도전층110: conductive film for control gate 112: conductive layer

114a, 114b : 접합 영역 116, 120 : 절연막114a, 114b: junction regions 116, 120: insulating film

116a : 절연막 스페이서 118 : 질화막116a insulating film spacer 118 nitride film

122 : 반사 방지막 124 : 마스크 패턴122: antireflection film 124: mask pattern

126 : 금속 배선126: metal wiring

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 상부 폭이 넓은 금속 배선을 형성하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices for forming metal wirings having a wide upper width.

반도체 소자 중 플래시 메모리(flash memory)는 전원이 차단되었을 때 데이터를 보관할 수 있는 불휘발성 메모리 중의 하나이다. 플래시 메모리는 전기적으로 프로그램(program)과 소거(erase)가 가능하며 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 특징이 있다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해서 크게 NOR 플래시 메모리와 NAND 플래시 메모리로 나뉜다. NOR 플래시 메모리는 복수의 워드 라인(word line)이 병렬로 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하여 고속의 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면 NAND 플래시 메모리는 선택 트랜지스터 사이에 복수의 메모리 셀 트랜지스터(memory cell transistor)가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스(source)와 드레인(drain)에 연결되어 있는 구조로서 고집적 데이터 보관 응용 분야에서 주로 사용된다.Among memory devices, flash memory is one of nonvolatile memories capable of storing data when power is cut off. Flash memory can be programmed and erased electrically and does not require a refresh function to rewrite data at regular intervals. Such flash memory devices are classified into NOR flash memory and NAND flash memory according to the cell structure and operating conditions. NOR flash memory is mainly used in applications that require high-speed operation because a plurality of word lines are connected in parallel and can be programmed and erased at an arbitrary address. On the other hand, in NAND flash memory, a plurality of memory cell transistors are connected in series between select transistors to form a string, and one string is connected to a source and a drain. It is a structure that is mainly used in highly integrated data archiving applications.

이러한 NAND 플래시 메모리에서 소스/드레인 영역이 형성된 반도체 기판과 금속 배선을 연결하는 소스/드레인 콘택 플러그를 형성하는 공정은 메모리가 점차 고집적화되고 초소형화됨에 따라 공정 마진이 줄어들게 되어 점차 어려워지고 있다.In the NAND flash memory, a process of forming a source / drain contact plug connecting a semiconductor substrate having a source / drain region and a metal wiring is becoming increasingly difficult due to a process density being reduced as the memory is increasingly integrated and miniaturized.

본 발명은 도전 물질을 매립하여 금속 배선을 형성하기 위한 콘택홀을 형성할 때, 하부에 형성된 게이트 프로파일과 유사하게 라운드(round)로 식각하여 콘택홀의 상부를 확장함으로써, 게이트 손상을 방지하면서 금속 배선의 면적을 증가시킬 수 있다.According to the present invention, when forming a contact hole for embedding a conductive material to form a metal wiring, the upper portion of the contact hole is expanded by etching in a round, similar to the gate profile formed at the bottom thereof, thereby preventing gate damage. Can increase the area.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상부에 다수의 선택 라인과 다수의 워드 라인을 형성하는 단계와, 상기 선택 라인 및 상기 워드 라인을 포함하는 상기 반도체 기판 상부에 절연막을 형성하는 단계와, 상기 선택 라인 사이의 상기 절연막을 제거하여 상기 반도체 기판의 일부가 노출되는 콘택홀을 형성하는 단계와, 상기 절연막의 상부에 반사 방지막을 형성하되, 상기 반사 방지막은 상기 콘택홀 주변에서의 두께가 더욱 얇도록 형성되는 단계와, 상기 콘택홀 주변의 상기 반사 방지막 및 상기 절연막을 식각하여 상기 콘택홀의 상부를 확장하는 단계 및 상기 콘택홀에 전도 물질을 형성하여 콘택 플러그를 형성하는 단계를 포함할 수 있다.In the method of forming a metal wiring of a semiconductor device according to the present invention, forming a plurality of selection lines and a plurality of word lines on the semiconductor substrate, and forming an insulating film on the semiconductor substrate including the selection line and the word line And forming a contact hole through which the portion of the semiconductor substrate is exposed by removing the insulating film between the select lines, and forming an anti-reflection film on the insulating film, wherein the anti-reflection film is formed around the contact hole. Forming a contact plug to form a thinner thickness, expanding the upper portion of the contact hole by etching the anti-reflection film and the insulating film around the contact hole, and forming a contact plug by forming a conductive material in the contact hole. It may include.

상기 반사 방지막은 흐름성이 좋은 BARC(Bottom Anti Reflective Coating)막을 사용할 수 있다. 상기 절연막을 식각할 때에는 상기 반사 방지막과 상기 절연막의 식각 선택비가 1:1일 수 있다. 상기 절연막은 100~400W의 바이어스 파워를 사용하여 식각할 수 있다. 상기 절연막은 아르곤 가스를 사용하여 식각할 수 있다. 상기 아르곤 가스는 100~200sccm 의 유량으로 공급할 수 있다. 상기 절연막을 형성한 후, 상기 선택 라인, 상기 워드 라인, 상기 절연막을 포함하는 상기 반도체 기판의 전체 상부에 식각 정지막을 형성하는 단계를 더욱 포함할 수 있다. 상기 반사 방지막은 상기 콘택홀의 하부에도 형성되며, 상기 반사 방지막을 식각할 때 상기 콘택홀 하부에 형성된 상기 반사 방지막이 함께 제거될 수 있다.The anti-reflection film may be a BARC (Bottom Anti Reflective Coating) film with good flowability. When the insulating layer is etched, the etching selectivity between the anti-reflection layer and the insulating layer may be 1: 1. The insulating layer may be etched using a bias power of 100 to 400 W. The insulating layer may be etched using argon gas. The argon gas may be supplied at a flow rate of 100 to 200 sccm. After forming the insulating layer, the method may further include forming an etch stop layer on the entirety of the semiconductor substrate including the selection line, the word line, and the insulating layer. The anti-reflection film may also be formed under the contact hole, and when the anti-reflection film is etched, the anti-reflection film formed under the contact hole may be removed together.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1F are cross-sectional views of a device for explaining a method for forming a contact plug of a semiconductor device according to the present invention.

도 1a를 참조하면, 워드 라인 영역과 선택 라인 영역을 포함하는 반도체 기판(102) 상에는 다수의 소스 선택 라인(Source Select Line; SSL), 다수의 워드 라인(WL0 및 WL1) 및 다수의 드레인 선택 라인(Drain Select Line; DSL)이 소정의 간격으로 평행하게 형성된다. 소스 선택 라인과 드레인 선택 라인 사이에는 보통 16, 32 또는 64개의 워드 라인이 형성되지만, 도면에서는 워드 라인을 2개씩만 도시하였으며, 드레인 선택 라인을 생략하고 소오스 선택 라인만 도시하였다. 이하, 소스 선택 라인과 드레인 선택 라인을 함께 지칭할 때 '선택 라인'이라고 하기로 한다.Referring to FIG. 1A, a plurality of source select lines (SSL), a plurality of word lines WL0 and WL1, and a plurality of drain select lines are formed on a semiconductor substrate 102 including a word line region and a select line region. (Drain Select Line; DSL) is formed in parallel at a predetermined interval. Normally, 16, 32, or 64 word lines are formed between the source select line and the drain select line. However, only two word lines are shown in the drawing, and only the source select line is illustrated without the drain select line. Hereinafter, the source selection line and the drain selection line will be referred to as a 'selection line'.

한편, 워드 라인이나 선택 라인은 게이트 절연막(104), 플로팅 게이트용 도전막(106), 유전체막(108), 콘트롤 게이트용 도전막(110), 도전층(112)을 포함하는 적층막 구조의 게이트(gate)로 형성된다. 바람직하게는, 플로팅 게이트용 도전 막(106) 및 콘트롤 게이트용 도전막(110)은 폴리 실리콘(poly silicon)을 사용하여 형성할 수 있으며, 유전체막(108)은 산화막, 질화막 및 산화막이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. 또한, 도전층(112)은 반도체 제조 공정에서 통상적으로 사용되는 도전 물질인 금속 등을 사용하여 형성할 수 있다.On the other hand, the word line or the selection line has a laminated film structure including a gate insulating film 104, a floating gate conductive film 106, a dielectric film 108, a control gate conductive film 110, and a conductive layer 112. It is formed as a gate. Preferably, the floating gate conductive film 106 and the control gate conductive film 110 may be formed using poly silicon, and the dielectric film 108 may be formed by stacking an oxide film, a nitride film, and an oxide film. It may be formed in an ONO (Oxide / Nitride / Oxide) structure. In addition, the conductive layer 112 may be formed using a metal, which is a conductive material commonly used in a semiconductor manufacturing process.

또한, 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 소정의 공정을 통해 전기적으로 연결되지만, 도면상에 도시하지 않았다. 이를 구체적으로 설명하면, 워드 라인과 선택 라인 형성 시 선택 라인 영역에서 유전체막을 제거하여 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)을 전기적으로 연결시킬 수 있다. 다른 방법으로, 후속 공정에서 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)이 연결되도록 선택 라인에 플러그를 형성할 수도 있다.In addition, although the floating gate conductive film 106 and the control gate conductive film 110 of the selection line are electrically connected through a predetermined process, they are not shown in the drawings. In detail, when the word line and the selection line are formed, the dielectric layer may be removed from the selection line region to electrically connect the floating gate conductive layer 106 and the control gate conductive layer 110 of the selection line. Alternatively, a plug may be formed in the selection line to connect the floating gate conductive film 106 and the control gate conductive film 110 in the selection line in a subsequent process.

그리고, 게이트 라인을 형성하기 위한 식각 공정 시 발생 된 식각 손상을 감소시키기 위하여 재산화 공정을 실시한다. 또한, 후속 이온 주입 공정의 데미지를 방지하기 위한 버퍼막(도시하지 않음)을 형성한다. 버퍼막은 산화막 또는 질화막 또는 산화막/질화막의 적층 구조로 형성하는 것이 바람직하다. 그 후, 노출된 반도체 기판(102)에 이온 주입 공정을 실시하여 접합 영역(114a, 114b)을 형성한다. 여기서, 소스 선택 라인(SSL) 사이에 형성되는 접합 영역(114b)은 공통 소스가 되고, 드레인 선택 라인 사이에 형성되는 접합 영역(도시하지 않음)은 후속 공정에서 비트 라인과 연결될 드레인이 된다. In addition, the reoxidation process is performed to reduce the etching damage generated during the etching process for forming the gate line. In addition, a buffer film (not shown) is formed to prevent damage of a subsequent ion implantation process. The buffer film is preferably formed in a stacked structure of an oxide film, a nitride film, or an oxide film / nitride film. Thereafter, the exposed semiconductor substrate 102 is subjected to an ion implantation process to form the junction regions 114a and 114b. Here, the junction region 114b formed between the source select line SSL is a common source, and the junction region (not shown) formed between the drain select line is a drain to be connected to the bit line in a subsequent process.

도 1b를 참조하면, 워드 라인과 선택 라인을 포함한 반도체 기판(102) 전체 구조 상부에 제1 절연막(116)을 형성한다. 제1 절연막(116)은 산화막 뿐만 아니라 유전상수값이 낮은 물질로 형성할 수 있으며 워드 라인과 선택 라인이 매립되도록 형성하는 것이 바람직하다. 이어서, 제1 절연막(116) 상부에 대해 식각 공정을 실시하여 반도체 기판(102)의 선택 라인들 사이의 영역에 형성된 제1 절연막(116)의 일부를 제거한다. 이로써, 선택 라인들 사이에 형성된 접합 영역(114b)이 노출되며, 소스 선택 라인과 드레인 선택 라인의 측벽에 절연막 스페이서(116a)가 형성된다. 절연막 스페이서(116a)는 상부는 폭이 좁고 하부로 갈수록 폭이 넓어지기 때문에 라운드(round) 형상을 갖는다. 따라서 측면이 라운드 형상인 게이트 프로파일(gate profile)을 갖는다. 또한, 각각의 워드 라인들 사이와 선택 라인 및 워드 라인 사이는 폭이 좁기 때문에 제1 절연막(116)이 잔류하여 각각의 워드 라인들 사이와 선택 라인 및 워드 라인 사이는 제1 절연막(116)으로 채워진다.Referring to FIG. 1B, a first insulating layer 116 is formed on the entire structure of the semiconductor substrate 102 including a word line and a selection line. The first insulating layer 116 may be formed of a material having a low dielectric constant as well as an oxide film, and may be formed so that the word line and the selection line are buried. Subsequently, an etching process is performed on the upper portion of the first insulating layer 116 to remove a portion of the first insulating layer 116 formed in the region between the select lines of the semiconductor substrate 102. As a result, the junction region 114b formed between the select lines is exposed, and the insulating layer spacer 116a is formed on sidewalls of the source select line and the drain select line. The insulating layer spacer 116a has a round shape because the upper portion thereof is narrower and wider toward the lower portion thereof. Therefore, it has a gate profile with a round shape on the side. In addition, since the width between the word lines, and between the select line and the word line is narrow, the first insulating film 116 remains so that the first insulating film 116 is between the respective word lines and between the select line and the word line. Is filled.

도 1c를 참조하면, 제1 절연막(116)을 포함한 반도체 기판(102) 전체 구조 상부에 질화막(118)이 형성된다. 질화막(118)은 후속하는 콘택홀 형성을 위한 식각 공정 중에 발생할 수 있는 셀 손상을 방지하고 이온 주입 공정시 이온으로부터 셀을 보호하며 후속하는 평탄화 공정 시에 식각 정지막으로 사용될 수도 있다. 또한, 질화막(118)은 후속 공정에서 접합 영역(114b) 상에 콘택홀을 형성할 때 정렬 오차가 발생하더라도 선택 라인 측벽의 절연막 스페이서(116a)가 식각되는 것을 방지하기 위한 자기 정렬 콘택(Self Align Contact; SAC) 공정을 위하여 사용되기도 한다. 한편, 질화막(118)은 전술한 공정으로 형성된 적층막의 단차가 유지될 수 있도 록 얇은 두께로 형성하는 것이 바람직하다.Referring to FIG. 1C, a nitride film 118 is formed on an entire structure of the semiconductor substrate 102 including the first insulating film 116. The nitride layer 118 may be used as an etch stop layer to prevent cell damage that may occur during an etching process for forming a subsequent contact hole, to protect a cell from ions during an ion implantation process, and to perform a subsequent planarization process. In addition, the nitride layer 118 may have a self-aligned contact to prevent the insulating layer spacer 116a on the sidewall of the selection line from being etched even when an alignment error occurs when forming the contact hole on the junction region 114b in a subsequent process. Sometimes used for contact (SAC) processes. On the other hand, the nitride film 118 is preferably formed to a thin thickness so that the step of the laminated film formed by the above-described process can be maintained.

도 1d를 참조하면, 질화막(118)을 포함한 반도체 기판(102) 전체 구조 상부에 제2 절연막(120)을 형성한다. 제2 절연막(120)은 산화막으로 형성하는 것이 바람직하다. 그리고, 제2 절연막(120)의 일부를 식각하여 콘택홀을 형성하며, 콘택홀 하부에 형성된 접합 영역(114b)이 노출되도록 한다.Referring to FIG. 1D, a second insulating film 120 is formed on the entire structure of the semiconductor substrate 102 including the nitride film 118. The second insulating film 120 is preferably formed of an oxide film. A portion of the second insulating layer 120 is etched to form a contact hole, and the junction region 114b formed under the contact hole is exposed.

이어서, 제2 절연막(120) 상부에 반사 방지막(122)을 형성한다. 반사 방지막(122)은 흐름성이 좋은 BARC(Bottom Anti Reflective Coating) 막으로 형성하여, 콘택홀 주변의 제2 절연막(120) 상에서 두께가 얇아지면서 완만한 경사를 가지는 라운드 형상을 갖도록 형성되는 것이 바람직하다. 반사 방지막(122)은 콘택홀 하부의 접합 영역(114b) 상부에도 형성될 수 있다. 그리고 반사 방지막(122) 상부에 마스크 패턴(124)을 형성한다. 마스크 패턴(124)은 전술한 공정으로 형성된 콘택홀과 콘택홀 주변의 제2 절연막(120)이 오픈(open)되도록 형성하는 것이 바람직하다. Subsequently, an anti-reflection film 122 is formed on the second insulating film 120. The anti-reflection film 122 is formed of a BARC (Bottom Anti Reflective Coating) film having good flowability, and is formed on the second insulating film 120 around the contact hole so as to have a round shape with a gentle inclination while becoming thin. Do. The anti-reflection film 122 may also be formed on the junction region 114b below the contact hole. The mask pattern 124 is formed on the anti-reflection film 122. The mask pattern 124 may be formed such that the contact hole formed in the above-described process and the second insulating layer 120 around the contact hole are opened.

도 1e를 참조하면, 마스크 패턴(124; 도 1d 참조)을 식각 마스크로 사용하는 식각 공정으로 반사 방지막(122; 도 1d 참조)과 제2 절연막(120)을 식각하여 콘택홀의 상부를 확장한다. 이때 반사 방지막(122)과 제2 절연막(120)의 식각 선택비가 1:1인 레시피로 식각 공정을 실시하여, 마스크 패턴(124)으로 인하여 선택적으로 노출된 반사 방지막(122) 상부의 형상과 같이 제2 절연막(120)을 식각하는 것이 바람직하다. 이에 따라, 상부는 폭이 넓고 점차 하부로 갈수록 폭이 좁아지되, 전술한 공정으로 형성된 게이트 프로파일과 대응되는 라운드 형상을 가지며 폭이 좁아지는 콘택홀이 형성된다. 이로써, 전술한 공정으로 형성된 게이트와 질화막(118)이 손상되지 않도록 콘택홀을 형성할 수 있다. Referring to FIG. 1E, the anti-reflection film 122 (see FIG. 1D) and the second insulating layer 120 are etched to extend the upper portion of the contact hole by an etching process using the mask pattern 124 (see FIG. 1D) as an etching mask. At this time, the etching process is performed with a recipe in which the etching selectivity of the anti-reflection film 122 and the second insulating film 120 is 1: 1, as shown in the shape of the upper portion of the anti-reflection film 122 selectively exposed by the mask pattern 124. It is preferable to etch the second insulating film 120. Accordingly, the upper portion of the upper portion is wider and gradually narrower toward the lower portion, but has a round shape corresponding to the gate profile formed by the above-described process and a narrow contact hole is formed. As a result, the contact hole may be formed so that the gate and the nitride film 118 formed by the above-described process are not damaged.

한편, 전술한 공정과 같이 반사 방지막(122)과 제2 절연막(120)의 식각 선택비가 1:1인 레시피로 실시하기 위해서는, 일반적인 반사 방지막 식각 공정에 비해 사용하는 바이어스 파워(bias power)를 낮추고 Ar 가스의 유량을 적게 하는 것이 바람직하다. 이를 위하여, 100~400W의 바이어스 파워를 사용하고 100~200sccm 유량의 Ar 가스를 사용하는 것이 바람직하다. 이후에, 잔여하는 반사 방지막(122)과 마스크(124)를 제거한다.On the other hand, in order to perform a recipe in which the etching selectivity of the anti-reflection film 122 and the second insulating film 120 is 1: 1, as described above, the bias power used is lowered compared to the general anti-reflection film etching process. It is desirable to reduce the flow rate of Ar gas. For this purpose, it is preferable to use 100-400W bias power and to use Ar gas of 100-200sccm flow rate. Thereafter, the remaining anti-reflection film 122 and the mask 124 are removed.

전술한 실시예와 달리, 상부의 폭이 넓은 콘택홀을 형성하되 수직한 프로파일을 갖는 단차로 형성하게 되면 하부의 게이트까지 식각되어 손상될 수 있다. 이를 방지하기 위하여 절연막의 두께를 두껍게 형성하면 주변 회로 영역에 동시에 형성되는 콘택홀이 오픈되지 않아 소자가 페일될 수 있다. 또는 하부의 게이트가 손상되는 것을 방지하기 위하여 식각되는 콘택홀의 상부의 두께를 얕게 할 수도 있지만, 이러한 경우 콘택홀을 매립하여 형성하는 금속 배선의 상부 두께가 얇아서 적절한 면저항(Surface Resistance; Rs)를 확보하는데 어려움이 있다. 하지면, 전술한 실시예와 같이 콘택홀을 형성할 경우 하부에 형성된 게이트의 손상을 방지하면서 콘택홀 상부를 충분한 두께로 식각할 수 있다.Unlike the above-described embodiment, if a wide contact hole is formed in the upper portion, but is formed in a step having a vertical profile, the lower gate may be etched and damaged. To prevent this, when the thickness of the insulating layer is formed to be thick, contact holes formed at the same time in the peripheral circuit area may not be opened, and the device may fail. Alternatively, in order to prevent the lower gate from being damaged, the thickness of the upper portion of the contact hole to be etched may be made shallow, but in this case, the upper thickness of the metal wiring formed by filling the contact hole is thin so that an appropriate surface resistance (RS) is secured. There is a difficulty. If the contact hole is formed as in the above-described embodiment, the upper portion of the contact hole may be etched to a sufficient thickness while preventing damage to the gate formed at the bottom thereof.

도 1f를 참조하면, 전도성 물질, 예를 들면 텅스텐과 같은 금속 물질로 콘택홀을 매립하여 반도체 기판(102)에 형성된 접합 영역(114b)과 전기적으로 연결되는 금속 배선(126)을 형성한다. 이로써, 상부 폭이 넓게 형성되어 저항이 감소된 금속 배선(126)을 형성할 수 있다.Referring to FIG. 1F, a contact hole is filled with a conductive material, for example, a metal material such as tungsten, to form a metal wire 126 that is electrically connected to the junction region 114b formed in the semiconductor substrate 102. As a result, the upper portion of the metal wiring 126 may be formed to have a wider upper width, thereby reducing resistance.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따르면, 도전 물질을 매립하여 금속 배선을 형성하기 위한 콘택홀을 형성할 때, 하부에 형성된 게이트 프로파일과 유사하게 라운드로 식각하여 콘택홀의 상부를 확장함으로써, 게이트 손상을 방지하면서 금속 배선의 상부 면적을 감소시킬 수 있다. 이에 따라 금속 배선의 저항이 감소되어 보다 고성능의 반도체 소자를 제조할 수 있다.According to the method of forming a metal wiring of a semiconductor device according to the present invention, when forming a contact hole for forming a metal wiring by filling a conductive material, by etching in a round similar to the gate profile formed on the bottom to expand the upper portion of the contact hole In addition, it is possible to reduce the upper area of the metal wiring while preventing gate damage. As a result, the resistance of the metal wiring can be reduced, whereby a higher performance semiconductor device can be manufactured.

Claims (8)

반도체 기판 상부에 다수의 선택 라인과 다수의 워드 라인을 형성하는 단계;Forming a plurality of select lines and a plurality of word lines on the semiconductor substrate; 상기 선택 라인 및 상기 워드 라인을 포함하는 상기 반도체 기판 상부에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate including the selection line and the word line; 상기 선택 라인 사이의 상기 절연막을 제거하여 상기 반도체 기판의 일부가 노출되는 콘택홀을 형성하는 단계;Removing the insulating layer between the selection lines to form a contact hole through which a portion of the semiconductor substrate is exposed; 상기 절연막의 상부에 반사 방지막을 형성하되, 상기 반사 방지막은 상기 콘택홀 주변에서의 두께가 더욱 얇도록 형성되는 단계;Forming an anti-reflection film on the insulating film, wherein the anti-reflection film is formed to have a thinner thickness around the contact hole; 상기 콘택홀 주변의 상기 반사 방지막 및 상기 절연막을 식각하여 상기 콘택홀의 상부를 확장하는 단계; 및Etching the anti-reflection film and the insulating film around the contact hole to extend an upper portion of the contact hole; And 상기 콘택홀에 전도 물질을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.And forming a contact plug by forming a conductive material in the contact hole. 제1항에 있어서,The method of claim 1, 상기 반사 방지막은 흐름성이 좋은 BARC(Bottom Anti Reflective Coating)막인 반도체 소자의 금속 배선 형성 방법.The anti-reflection film is a flow resistance BARC (Bottom Anti Reflective Coating) film is a metal wiring formation method of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 절연막을 식각할 때에는 상기 반사 방지막과 상기 절연막의 식각 선택비가 1:1인 반도체 소자의 금속 배선 형성 방법.And etching the etch selectivity between the anti-reflection film and the insulating film when the insulating film is etched. 제1항에 있어서,The method of claim 1, 상기 절연막은 100~400W의 바이어스 파워를 사용하여 식각하는 반도체 소자의 금속 배선 형성 방법.The insulating film is a method of forming a metal wiring of the semiconductor device to be etched using a bias power of 100 ~ 400W. 제1항에 있어서,The method of claim 1, 상기 절연막은 아르곤 가스를 사용하여 식각하는 반도체 소자의 금속 배선 형성 방법.And the insulating layer is etched using argon gas. 제5항에 있어서,The method of claim 5, 상기 아르곤 가스는 100~200sccm 의 유량으로 공급하는 반도체 소자의 금속 배선 형성 방법.The argon gas is a metal wiring forming method for supplying a semiconductor device at a flow rate of 100 ~ 200sccm. 제1항에 있어서,The method of claim 1, 상기 절연막을 형성한 후, 상기 선택 라인, 상기 워드 라인, 상기 절연막을 포함하는 상기 반도체 기판의 전체 상부에 식각 정지막을 형성하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.And forming an etch stop layer on the entirety of the semiconductor substrate including the selection line, the word line, and the insulating layer after forming the insulating layer. 제1항에 있어서,The method of claim 1, 상기 반사 방지막은 상기 콘택홀의 하부에도 형성되며, 상기 반사 방지막을 식각할 때 상기 콘택홀 하부에 형성된 상기 반사 방지막이 함께 제거되는 반도체 소자의 금속 배선 형성 방법.And the anti-reflection film is formed under the contact hole, and when the anti-reflection film is etched, the anti-reflection film formed under the contact hole is removed together.
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