KR100624947B1 - Flash memory device and method of manufacturing the same - Google Patents

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Abstract

본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 소자 분리막 사이에 제1 폴리실리콘층을 역'T'자형으로 형성하여 그 상부에 형성될 제2 폴리실리콘층의 정렬 마진을 증가시킴으로써, 커플링 비를 그대로 유지하면서 정렬 오차에 따른 불량이 발생되는 것을 방지할 수 있는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method for manufacturing the same, wherein a first polysilicon layer is formed in an inverted 'T' shape between device isolation layers to increase alignment margin of a second polysilicon layer to be formed thereon, The present invention relates to a flash memory device and a method of manufacturing the same, which can prevent a defect caused by an alignment error while maintaining a ring ratio.

플로팅 게이트, 정렬 오차 Floating gate, alignment error

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and method of manufacturing the same}Flash memory device and method of manufacturing the same

도 1a 내지 도 1e는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1E are cross-sectional views illustrating a method of manufacturing a flash memory device according to the prior art.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101, 201 : 반도체 기판 102, 202 : 터널 산화막101, 201: semiconductor substrate 102, 202: tunnel oxide film

103, 203 : 제1 폴리실리콘층 104, 204 : 하드 마스크 패턴103 and 203: first polysilicon layer 104 and 204: hard mask pattern

205 : 스페이서 105, 206 : 트렌치205: spacer 105, 206: trench

106, 207 : 소자 분리막 107, 208 : 제2 폴리실리콘층106 and 207: device isolation films 107 and 208: second polysilicon layer

108, 209 : 정렬 마진 109 : 정렬 오차108, 209: alignment margin 109: alignment error

210 : 유전체막 211 : 콘트롤 게이트210: dielectric film 211: control gate

본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 제1 및 제2 폴리실리콘층의 적층 구조로 이루어진 플로팅 게이트를 형성하는 과정에서 제2 폴리실리콘층의 정렬 오차를 최소화하기 위한 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다. The present invention relates to a method of forming a floating gate of a flash memory device, and in particular, a flash memory for minimizing an alignment error of a second polysilicon layer in a process of forming a floating gate having a laminated structure of first and second polysilicon layers. A method of forming a floating gate of a device.

플래시 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터가 지워지지 않는 메모리 소자이다. 이러한 플래시 메모리 소자는 노아형 플래시 메모리 소자와 낸드형 플래시 메모리 소자로 구분할 수 있다. The flash memory device is a memory device in which stored data is not erased even when power supply is interrupted. Such flash memory devices may be classified into quinoa flash memory devices and NAND flash memory devices.

이 중에서 낸드형 플래시 메모리 소자는 플로팅 게이트를 커플링 비를 증가시키기 위하여 제1 및 제2 폴리실리콘층의 적층 구조로 형성하고 있으며, 제1 폴리실리콘층은 SA-STI(Self-Aligned Shallow Trench Isolation) 공정을 적용하여 소자 분리막 형성 시 함께 패터닝된다. 보다 구체적으로 설명하면 다음과 같다. The NAND type flash memory device has a floating structure in which a floating gate is formed in a stacked structure of first and second polysilicon layers to increase a coupling ratio, and the first polysilicon layer is a self-aligned shallow trench isolation (SA-STI). ) Is patterned together when forming an isolation layer. More specifically described as follows.

도 1a 내지 도 1e는 종래 기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 단면도들이다. 1A to 1E are cross-sectional views illustrating a method of forming a floating gate of a flash memory device according to the prior art.

도 1a를 참조하면, 반도체 기판(101) 상에 터널 산화막(102), 제1 폴리실리콘층(103) 및 하드 마스크 패턴(104)을 순차적으로 형성한다. 하드 마스크 패턴(104)은 소자 분리 영역의 제1 폴리실리콘층(103)이 노출되도록 형성된다. Referring to FIG. 1A, the tunnel oxide layer 102, the first polysilicon layer 103, and the hard mask pattern 104 are sequentially formed on the semiconductor substrate 101. The hard mask pattern 104 is formed to expose the first polysilicon layer 103 in the device isolation region.

도 1b를 참조하면, 하드 마스크 패턴(104)을 식각 마스크로 사용하는 식각 공정으로 제1 폴리실리콘층(103) 및 터널 산화막(102)을 식각한 후, 노출된 반도체 기판(101)의 소정 깊이로 식각하여 트렌치(105)를 형성한다. 이로써, 제1 폴리실리콘층(103)이 패터닝됨과 동시에 반도체 기판(101)의 소자 분리 영역에는 트렌치(105)가 형성된다. Referring to FIG. 1B, after etching the first polysilicon layer 103 and the tunnel oxide layer 102 by an etching process using the hard mask pattern 104 as an etching mask, a predetermined depth of the exposed semiconductor substrate 101 is obtained. The trench 105 is etched to form a trench 105. As a result, the first polysilicon layer 103 is patterned and a trench 105 is formed in the device isolation region of the semiconductor substrate 101.

도 1c를 참조하면, 트렌치(105)가 완전히 매립되도록 전체 구조 상에 절연막을 형성한 후, 화학적 기계적 연마 공정으로 절연막을 소자 분리 영역에만 잔류시켜 소자 분리막(106)을 형성한다. 이로써, 트렌치형 소자 분리막(106)이 형성된다. Referring to FIG. 1C, after the insulating film is formed on the entire structure so that the trench 105 is completely buried, the insulating film 106 is formed by leaving the insulating film only in the device isolation region by a chemical mechanical polishing process. As a result, a trench type isolation layer 106 is formed.

한편, 절연막이 하드 마스크 패턴(104) 상에 잔류되는 것을 방지하기 위하여 화학적 기계적 연마 공정을 과도하게 실시한다. 이로 인해, 하드 마스크 패턴(104)이 절연막과의 연마비가 다르지만 소정의 두께만큼 연마되어 잔류 두께가 감소한다. On the other hand, in order to prevent the insulating film from remaining on the hard mask pattern 104, the chemical mechanical polishing process is excessively performed. For this reason, the hard mask pattern 104 is polished by a predetermined thickness although the polishing ratio with the insulating film is different, so that the residual thickness is reduced.

도 1d를 참조하면, 하드 마스크 패턴(104)을 제거한다. 이로 인해, 제1 폴리실리콘층(103)이 노출된다. 이어서, 제1 폴리실리콘층(103)을 포함한 전체 구조 상에 제2 폴리실리콘층(107)을 형성한다. Referring to FIG. 1D, the hard mask pattern 104 is removed. As a result, the first polysilicon layer 103 is exposed. Subsequently, the second polysilicon layer 107 is formed on the entire structure including the first polysilicon layer 103.

이후, 제2 폴리실리콘층(107)을 패터닝한다. 이때, 제2 폴리실리콘층(107)은 제1 폴리실리콘층(103)과 동일한 방향으로 패터닝하되, 가장자리가 소자 분리막(106)과 중첩되도록 패터닝을 한다. 이로써, 제1 폴리실리콘층(103) 및 제2 폴리실리콘층(107)의 적층 구조로 이루어진 플로팅 게이트가 형성된다. Thereafter, the second polysilicon layer 107 is patterned. In this case, the second polysilicon layer 107 is patterned in the same direction as the first polysilicon layer 103, but patterned so that an edge thereof overlaps the device isolation layer 106. As a result, a floating gate having a laminated structure of the first polysilicon layer 103 and the second polysilicon layer 107 is formed.

계속해서, 도면에는 도시되어 있지 않지만, 제2 폴리실리콘층(107)을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 폴리실리콘층 및 금속층(또는, 실리사 이드층)을 순차적으로 형성한 후, 워드라인 마스크를 이용한 식각 공정으로 금속층, 콘트롤 게이트용 폴리실리콘층 및 유전체막을 패터닝하고, 제2 폴리실리콘층(107)을 자기 정렬 식각 공정으로 패터닝하여 플래시 메모리 셀을 제조한다. Subsequently, although not shown in the drawing, after the dielectric film, the polysilicon layer for the control gate, and the metal layer (or the silicide layer) are sequentially formed on the entire structure including the second polysilicon layer 107, The metal layer, the polysilicon layer for the control gate, and the dielectric layer are patterned by an etching process using a word line mask, and the second polysilicon layer 107 is patterned by a self-aligned etching process to manufacture a flash memory cell.

상기의 공정에서, 제2 폴리실리콘층(107)을 패터닝할 때, 집적도가 증가할수록 제1 폴리실리콘층(103)과의 정렬 마진(108)이 매우 작아진다. 따라서, 정렬 오차가 발생할 경우, 도 1e에서와 같이, 제2 폴리실리콘층(107)이 한쪽으로 치우치게 패터닝되면서 하부의 제1 폴리실리콘층(103)이 노출되어 함께 식각된다. 이로 인해, 플로팅 게이트의 커플링 비가 감소하여 전기적 특성이 저하될 수 있다. 또한, 제1 폴리실리콘층이 식각된 부분(109)에는 콘트롤 게이트가 형성되는데, 심한 경우 이 부분(109)에서 누설 전류가 발생되어 소자의 불량을 유발한다. In the above process, when patterning the second polysilicon layer 107, as the degree of integration increases, the alignment margin 108 with the first polysilicon layer 103 becomes very small. Therefore, when an alignment error occurs, as shown in FIG. 1E, the first polysilicon layer 103 is exposed and etched while the second polysilicon layer 107 is patterned to one side. As a result, the coupling ratio of the floating gate may be reduced, thereby lowering electrical characteristics. In addition, a control gate is formed in the portion 109 where the first polysilicon layer is etched. In severe cases, a leakage current is generated in the portion 109 to cause a defect of the device.

이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 플로팅 게이트 형성 방법은 소자 분리막 사이에 제1 폴리실리콘층을 역'T'자형으로 형성하여 그 상부에 형성될 제2 폴리실리콘층의 정렬 마진을 증가시킴으로써, 커플링 비를 그대로 유지하면서 정렬 오차에 따른 불량이 발생되는 것을 방지할 수 있는 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다. On the other hand, in the floating gate forming method of the flash memory device according to the present invention, the first polysilicon layer is formed in an inverted 'T' shape between the device isolation layers to increase the alignment margin of the second polysilicon layer to be formed thereon. As a result, the present invention relates to a floating gate forming method of a flash memory device capable of preventing defects due to alignment errors while maintaining the coupling ratio.

본 발명의 실시예에 따른 플래시 메모리 소자는 반도체 기판의 활성 영역 상 에 형성된 터널 산화막과, 터널 산화막 상에 형성된 역T자형 제1 폴리실리콘층과, 제1 폴리실리콘층 사이의 소자 분리 영역에 형성된 트렌치형 소자 분리막, 제1 폴리실리콘층 및 소자 분리막의 가장자리 상부에 형성된 제2 폴리실리콘층, 및 제2 폴리실리콘층을 포함한 소자 분리막의 소정 영역 상에 형성된 순차적으로 적층된 유전체막 및 도전층을 포함한다.A flash memory device according to an embodiment of the present invention is formed in a tunnel oxide film formed on an active region of a semiconductor substrate, an inverted T-shaped first polysilicon layer formed on the tunnel oxide film, and a device isolation region between the first polysilicon layer. A sequentially stacked dielectric film and a conductive layer formed on a predetermined region of the device isolation film including the trench type device isolation film, the first polysilicon layer and the second polysilicon layer formed on the edge of the device isolation film, and the second polysilicon layer; Include.

상기에서, 소자 분리막의 높이가 터널 산화막보다 높고 제1 폴리실릴콘층 보다 낮다. In the above, the height of the device isolation film is higher than the tunnel oxide film and lower than the first polysilicon layer.

도전층은 제3 폴리실리콘층 및 금속층의 적층 구조 또는 제3 폴리실리콘층 및 실리사이드층의 적층 구조로 이루어진다. The conductive layer has a laminated structure of a third polysilicon layer and a metal layer or a laminated structure of a third polysilicon layer and a silicide layer.

본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막, 제1 폴리실리콘층 및 하드 마스크 패턴을 순차적으로 형성하는 단계와, 하드 마스크 패턴을 식각 마스크로 사용하는 식각 공정으로 제1 폴리실리콘층에 제1 트렌치를 형성하는 단계와, 제1 트렌치 및 하드 마스크 패턴의 측벽에 스페이서를 형성하는 단계와, 하드 마스크 패턴 및 스페이서를 식각 마스크로 사용하여 제1 폴리실리콘층 및 반도체 기판을 순차적으로 식각하여, 제1 폴리실리콘층을 역T자형으로 패터닝하고 소자 분리 영역에 제2 트렌치를 형성하는 단계와, 소자 분리 영역에 소자 분리막을 형성하는 단계와, 제1 폴리실리콘층이 노출되도록 하드 마스크 패턴을 제거하는 단계와, 노출된 제1 폴리실리콘층을 포함한 소자 분리막의 소정 영역 상에 제2 폴리실리콘층을 형성하는 단계, 및 제2 폴리실리콘층을 포함한 전체 구조 상에 유전체막 및 도전층을 순차적으로 형성한 후 패터닝하는 단계를 포함한다. A method of manufacturing a flash memory device according to an exemplary embodiment of the present invention may include sequentially forming a tunnel oxide layer, a first polysilicon layer, and a hard mask pattern on a semiconductor substrate, and using an etching process using the hard mask pattern as an etching mask. Forming a first trench in the first polysilicon layer, forming a spacer on sidewalls of the first trench and the hard mask pattern, and using the hard mask pattern and the spacer as an etch mask to form the first polysilicon layer and the semiconductor. Etching the substrate sequentially, patterning the first polysilicon layer in an inverted T-shape, forming a second trench in the device isolation region, forming a device isolation film in the device isolation region, and forming the first polysilicon layer Removing the hard mask pattern so as to be exposed, and a second layer on a predetermined region of the device isolation layer including the exposed first polysilicon layer Forming a silicon layer Li, and a second after the formation of the dielectric film and the conductive layer on the entire structure including the second polysilicon layer are sequentially and a step of patterning.

상기에서, 하드 마스크 패턴은 질화막으로 이루어진 단일막이나, 질화막/산화막/SiON의 적층 구조로 형성할 수 있다. In the above description, the hard mask pattern may be formed of a single film made of a nitride film or a stacked structure of a nitride film / oxide film / SiON.

제1 트렌치는 소자 분리 영역의 폭보다 넓게 형성하는 것이 바람직하다. The first trench is preferably formed wider than the width of the device isolation region.

스페이서는 산화막 또는 α-카본으로 형성할 수 있다. The spacer may be formed of an oxide film or α-carbon.

도전층은 제3 폴리실리콘층 및 금속층의 적층 구조 또는 제3 폴리실리콘층 및 실리사이드층의 적층 구조로 형성된다. The conductive layer is formed of a laminated structure of the third polysilicon layer and the metal layer or a laminated structure of the third polysilicon layer and the silicide layer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(201) 상에 터널 산화막(202), 제1 폴리실리콘층(203) 및 하드 마스크 패턴(204)을 순차적으로 형성한다. Referring to FIG. 2A, the tunnel oxide film 202, the first polysilicon layer 203, and the hard mask pattern 204 are sequentially formed on the semiconductor substrate 201.

상기에서, 제1 폴리실리콘층(203)은 300Å 내지 500Å의 두께로 형성할 수 있다. In the above, the first polysilicon layer 203 may be formed to a thickness of 300 kPa to 500 kPa.

하드 마스크 패턴(204)은 질화막으로 형성할 수 있으며, 질화막/산화막/반사방지막(예를 들어, SiON)의 적층 구조로 형성할 수도 있다. 후자의 경우, 후속 공정으로 소자 분리막의 형성하기 위한 화학적 기계적 연마 공정 시 고선택비의 슬러 리(High selective slurry)를 사용하여 연마 균일도를 높일 수 있다. The hard mask pattern 204 may be formed of a nitride film, or may be formed of a laminated structure of a nitride film / oxide film / antireflection film (eg, SiON). In the latter case, the polishing uniformity can be increased by using high selective slurry in the chemical mechanical polishing process for forming the device isolation layer in a subsequent process.

또한, 하드 마스크 패턴(204)은 소자 분리 영역의 목표 폭보다 넓은 폭으로 제1 폴리실리콘층(203)이 노출되도록 형성된다. 예를 들어, 소자 분리 영역이 목표 폭보다 50Å 내지 200Å 정도 더 넓은 폭으로 제1 폴리실리콘층(203)이 노출되도록 하드 마스크 패턴(204)을 형성한다. In addition, the hard mask pattern 204 is formed such that the first polysilicon layer 203 is exposed to a width wider than a target width of the device isolation region. For example, the hard mask pattern 204 is formed such that the first polysilicon layer 203 is exposed to have a device isolation region having a width of about 50 μs to about 200 μs wider than the target width.

도 2b를 참조하면, 하드 마스크 패턴(204)을 식각 마스크로 사용하는 식각 공정으로 제1 폴리실리콘층(203)에 트렌치(203a)를 형성한다. 이때, 트렌치(203a)는 제1 폴리실리콘층(203)을 100Å 내지 300Å 정도 식각하여 형성한다. Referring to FIG. 2B, the trench 203a is formed in the first polysilicon layer 203 by an etching process using the hard mask pattern 204 as an etching mask. In this case, the trench 203a is formed by etching the first polysilicon layer 203 by about 100 kPa to about 300 kPa.

도 2c를 참조하면, 제1 폴리실리콘층(203) 및 하드 마스크 패턴(204)의 측벽에 스페이서(205)를 형성한다. Referring to FIG. 2C, spacers 205 are formed on sidewalls of the first polysilicon layer 203 and the hard mask pattern 204.

스페이서(205)는 제1 폴리실리콘층(203)을 포함한 전체 구조 상에 절연막을 형성한 후, 전면 식각 공정으로 절연막을 제1 폴리실리콘층(203) 및 하드 마스크 패턴(204)의 측벽에만 잔류시키는 방식으로 형성할 수 있다. 이때, 절연막으로 α-카본(α-carbon)이나 화학 기상 증착법으로 형성된 산화막을 이용할 수 있으며, 50Å 내지 100Å의 두께로 형성하는 것이 바람직하다. 스페이서(205)를 α-카본으로 형성할 경우 PR(photo resist) 제거 공정을 이용하면 쉽게 제거할 수 있으며, 산화막으로 형성할 경우 후속의 소자 분리막 연마 공정 시 쉽게 제거할 수 있다. The spacer 205 forms an insulating film on the entire structure including the first polysilicon layer 203, and then leaves the insulating film only on the sidewalls of the first polysilicon layer 203 and the hard mask pattern 204 by a front etching process. It can be formed in a manner to make. At this time, an oxide film formed by α-carbon or chemical vapor deposition can be used as the insulating film, and it is preferable to form a thickness of 50 kV to 100 kV. When the spacer 205 is formed of α-carbon, it may be easily removed by using a photo resist (PR) removal process. In the case where the spacer 205 is formed of an oxide film, the spacer 205 may be easily removed during a subsequent device isolation layer polishing process.

스페이서(205)가 형성됨으로써, 제1 폴리실리콘층(203)의 노출 영역 폭이 좁아지며, 바람직하게는 소자 분리 영역의 제1 폴리실리콘층(203)만이 노출된다. By forming the spacer 205, the width of the exposed region of the first polysilicon layer 203 is narrowed, and preferably only the first polysilicon layer 203 of the device isolation region is exposed.

도 2d를 참조하면, 하드 마스크 패턴(204)와 스페이서(205)를 식각 마스크로 사용하는 식각 공정으로 제1 폴리실리콘층(203) 및 터널 산화막(202)을 순차적으로 식각하여 반도체 기판(201)의 소자 분리 영역을 노출시킨 후, 노출된 반도체 기판(201)의 소정 깊이로 식각하여 트렌치(206)를 형성한다. 이로써, 제1 폴리실리콘층(203)이 역 'T'자 형으로 패터닝됨과 동시에 반도체 기판(201)의 소자 분리 영역에는 트렌치(206)가 형성된다. 이때, 제1 폴리실리콘층(203)의 측벽에 잔류하는 스페이서(205)는 소자 분리막(207)의 일부가 된다. Referring to FIG. 2D, the first polysilicon layer 203 and the tunnel oxide layer 202 are sequentially etched using an etching process using the hard mask pattern 204 and the spacer 205 as an etching mask, thereby forming the semiconductor substrate 201. After exposing the device isolation region of the semiconductor substrate, the trench 206 is formed by etching the semiconductor substrate 201 to a predetermined depth of the exposed semiconductor substrate 201. As a result, the first polysilicon layer 203 is patterned in an inverted 'T' shape and a trench 206 is formed in the device isolation region of the semiconductor substrate 201. In this case, the spacer 205 remaining on the sidewall of the first polysilicon layer 203 becomes a part of the device isolation layer 207.

상기에서, 스페이서(205)를 형성하기 위한 식각 공정과, 제1 폴리실리콘층(203)을 식각하는 공정과, 트렌치(206)를 형성하기 위한 식각 공정을 동일한 챔버 내에서 연속적으로 실시할 수 있다.In the above, an etching process for forming the spacer 205, a process of etching the first polysilicon layer 203, and an etching process for forming the trench 206 may be continuously performed in the same chamber. .

도 2e를 참조하면, 트렌치(206)가 완전히 매립되도록 전체 구조 상에 절연막을 형성한 후, 화학적 기계적 연마 공정으로 절연막을 소자 분리 영역에만 잔류시켜 소자 분리막(207)을 형성한다. 이로써, 트렌치형 소자 분리막(207)이 형성된다. Referring to FIG. 2E, after the insulating film is formed on the entire structure so that the trench 206 is completely embedded, the insulating film is left only in the device isolation region by the chemical mechanical polishing process to form the device isolation film 207. As a result, a trench type isolation layer 207 is formed.

이때, 하드 마스크 패턴(204)의 측벽에는 하부보다 상부 두께가 얇은 스페이서(205)가 형성된 상태에서 절연막이 형성되기 때문에, 상부 폭이 하부 폭보다 보다 더 넓어져 절연막의 매립(gap fill) 특성이 향상된다. In this case, since the insulating film is formed on the sidewall of the hard mask pattern 204 with the spacer 205 having a thinner upper thickness than the lower portion, the upper width is wider than the lower width, so that the gap fill characteristics of the insulating film are improved. Is improved.

한편, 절연막이 하드 마스크 패턴(204) 상에 잔류되는 것을 방지하기 위하여 화학적 기계적 연마 공정을 과도하게 실시한다. 이로 인해, 하드 마스크 패턴(204)이 절연막과의 연마비가 다르지만 소정의 두께만큼 연마되어 잔류 두께가 감소한다. On the other hand, in order to prevent the insulating film from remaining on the hard mask pattern 204, the chemical mechanical polishing process is excessively performed. As a result, the hard mask pattern 204 is polished by a predetermined thickness although the polishing ratio with the insulating film is different, so that the residual thickness is reduced.

도 2f를 참조하면, 하드 마스크 패턴(204)을 제거한다. 이로 인해, 제1 폴리 실리콘층(203)이 노출되는데, 제1 폴리실리콘층(203)이 역 'T'자형으로 형성되어 있기 때문에 하부보다 좁은 폭으로 노출된다. 따라서, 소자 분리막(207)의 상부 폭은 그만큼 증가한다. Referring to FIG. 2F, the hard mask pattern 204 is removed. As a result, the first polysilicon layer 203 is exposed. Since the first polysilicon layer 203 is formed in an inverted 'T' shape, the first polysilicon layer 203 is exposed to a narrower width than the lower portion. Therefore, the upper width of the device isolation film 207 increases by that amount.

이어서, 제1 폴리실리콘층(203)을 포함한 전체 구조 상에 제2 폴리실리콘층(208)을 형성한다. 이때, 제2 폴리실리콘층(208)은 800Å 내지 1200Å의 두께로 형성할 수 있다. Subsequently, the second polysilicon layer 208 is formed on the entire structure including the first polysilicon layer 203. In this case, the second polysilicon layer 208 may be formed to a thickness of 800 kPa to 1200 kPa.

이후, 제2 폴리실리콘층(208)을 패터닝한다. 이때, 제2 폴리실리콘층(208)은 제1 폴리실리콘층(203)과 동일한 방향으로 패터닝하되, 가장자리가 소자 분리막(208)과 중첩되도록 패터닝을 한다. 이로써, 제1 폴리실리콘층(203) 및 제2 폴리실리콘층(208)의 적층 구조로 이루어진 플로팅 게이트가 형성된다. Thereafter, the second polysilicon layer 208 is patterned. In this case, the second polysilicon layer 208 is patterned in the same direction as the first polysilicon layer 203, but patterned so that an edge thereof overlaps the device isolation layer 208. As a result, a floating gate having a laminated structure of the first polysilicon layer 203 and the second polysilicon layer 208 is formed.

도 2g를 참조하면, 제2 폴리실리콘층(208)을 포함한 전체 구조 상에 유전체막(210), 콘트롤 게이트용 도전층(211)을 순차적으로 형성한 후, 워드라인 마스크를 이용한 식각 공정으로 도전층(211) 및 유전체막(210)을 패터닝하여 콘트롤 게이트를 형성하고, 제2 폴리실리콘층(208)을 자기 정렬 식각 공정으로 패터닝하여 플래시 메모리 셀을 제조한다. 도 2g는 워드라인 방향에 따른 단면도이기 때문에, 도전층(211), 유전체막(210) 및 제2 폴리실리콘층(208)이 패터닝된 상태는 도시되지 않았다. Referring to FIG. 2G, the dielectric film 210 and the control gate conductive layer 211 are sequentially formed on the entire structure including the second polysilicon layer 208, and then electrically conductive by an etching process using a word line mask. The layer 211 and the dielectric layer 210 are patterned to form a control gate, and the second polysilicon layer 208 is patterned by a self-aligned etching process to manufacture a flash memory cell. Since FIG. 2G is a cross-sectional view along the word line direction, the patterned state of the conductive layer 211, the dielectric film 210, and the second polysilicon layer 208 is not shown.

한편, 도전층(211)은 제3 폴리실리콘층 및 금속층의 적층 구조로 형성되거나, 제3 폴리실리콘층 및 실리사이드층의 적층 구조로 형성할 수 있다. Meanwhile, the conductive layer 211 may be formed of a laminated structure of the third polysilicon layer and the metal layer, or may be formed of a laminated structure of the third polysilicon layer and the silicide layer.

상기의 공정에서, 제2 폴리실리콘층(208)을 패터닝할 때 제1 폴리실리콘층 (203)과의 정렬 마진(209)이 제1 폴리실리콘층(203)의 좁아진 폭만큼 증가하게 된다. 따라서, 정렬 오차가 발생하더라도 제1 폴리실리콘층(203)이 노출되어 함께 식각되는 것을 방지할 수 있따. 또한, 제1 폴리실리콘층(203)의 하부가 넓게 형성되기 때문에 플로팅 게이트의 커플링 비가 감소하는 것도 방지할 수 있따. In the above process, when patterning the second polysilicon layer 208, the alignment margin 209 with the first polysilicon layer 203 is increased by the narrowed width of the first polysilicon layer 203. Therefore, even if an alignment error occurs, the first polysilicon layer 203 may be exposed and prevented from being etched together. In addition, since the lower portion of the first polysilicon layer 203 is formed wide, it is possible to prevent the coupling ratio of the floating gate from decreasing.

상술한 바와 같이, 본 발명은 소자 분리막 사이에 제1 폴리실리콘층을 역'T'자형으로 형성하여 그 상부에 형성될 제2 폴리실리콘층의 정렬 마진을 증가시킴으로써, 커플링 비를 그대로 유지하면서 정렬 오차에 따른 불량이 발생되는 것을 방지할 수 있는 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다. As described above, the present invention forms the first polysilicon layer in an inverted 'T' shape between the device isolation layers to increase the alignment margin of the second polysilicon layer to be formed thereon, thereby maintaining the coupling ratio as it is. The present invention relates to a floating gate forming method of a flash memory device capable of preventing a defect due to an alignment error.

본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms. That is, the above embodiments are provided to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the present invention, and the scope of the present invention should be understood by the claims of the present application. .

Claims (8)

반도체 기판의 활성 영역 상에 형성된 터널 산화막;A tunnel oxide film formed on an active region of a semiconductor substrate; 상기 터널 산화막 상에 형성된 역T자형 제1 폴리실리콘층;An inverted T-shaped first polysilicon layer formed on the tunnel oxide film; 상기 제1 폴리실리콘층 사이의 소자 분리 영역에 형성된 트렌치형 소자 분리막;A trench type isolation layer formed in the device isolation region between the first polysilicon layers; 상기 제1 폴리실리콘층 및 상기 소자 분리막의 가장자리 상부에 형성된 제2 폴리실리콘층; 및A second polysilicon layer formed on an edge of the first polysilicon layer and the device isolation layer; And 상기 제2 폴리실리콘층을 포함한 상기 소자 분리막의 소정 영역 상에 형성된 순차적으로 적층된 유전체막 및 도전층을 포함하는 플래시 메모리 소자.And a sequentially stacked dielectric film and a conductive layer formed on a predetermined region of the device isolation film including the second polysilicon layer. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막의 높이가 상기 터널 산화막보다 높고 상기 제1 폴리실릴콘층 보다 낮은 플래시 메모리 소자.And a height of the device isolation layer is higher than the tunnel oxide layer and lower than the first polysilicon layer. 제 1 항에 있어서,The method of claim 1, 상기 도전층은 제3 폴리실리콘층 및 금속층의 적층 구조 또는 제3 폴리실리콘층 및 실리사이드층의 적층 구조로 이루어지는 플래시 메모리 소자.And the conductive layer has a stacked structure of a third polysilicon layer and a metal layer or a stacked structure of a third polysilicon layer and a silicide layer. 반도체 기판 상에 터널 산화막, 제1 폴리실리콘층 및 하드 마스크 패턴을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film, a first polysilicon layer, and a hard mask pattern on the semiconductor substrate; 상기 하드 마스크 패턴을 식각 마스크로 사용하는 식각 공정으로 상기 제1 폴리실리콘층에 제1 트렌치를 형성하는 단계;Forming a first trench in the first polysilicon layer by an etching process using the hard mask pattern as an etching mask; 상기 제1 트렌치 및 상기 하드 마스크 패턴의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the first trench and the hard mask pattern; 상기 하드 마스크 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 제1 폴리실리콘층 및 상기 반도체 기판을 순차적으로 식각하여, 상기 제1 폴리실리콘층을 역T자형으로 패터닝하고 소자 분리 영역에 제2 트렌치를 형성하는 단계;The first polysilicon layer and the semiconductor substrate are sequentially etched using the hard mask pattern and the spacer as an etch mask, thereby patterning the first polysilicon layer in an inverted T shape and forming a second trench in the device isolation region. Forming; 상기 소자 분리 영역에 소자 분리막을 형성하는 단계;Forming an isolation layer in the isolation region; 상기 제1 폴리실리콘층이 노출되도록 상기 하드 마스크 패턴을 제거하는 단계;Removing the hard mask pattern to expose the first polysilicon layer; 상기 노출된 제1 폴리실리콘층을 포함한 상기 소자 분리막의 소정 영역 상에 제2 폴리실리콘층을 형성하는 단계; 및 Forming a second polysilicon layer on a predetermined region of the device isolation layer including the exposed first polysilicon layer; And 상기 제2 폴리실리콘층을 포함한 전체 구조 상에 유전체막 및 도전층을 순차적으로 형성한 후 패터닝하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And sequentially patterning and patterning a dielectric film and a conductive layer on the entire structure including the second polysilicon layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 하드 마스크 패턴은 질화막으로 이루어진 단일막이나, 질화막/산화막/SiON의 적층 구조로 형성되는 플래시 메모리 소자의 제조 방법.The hard mask pattern is a single film made of a nitride film or a method of manufacturing a flash memory device having a stacked structure of a nitride film / oxide film / SiON. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 트렌치가 상기 소자 분리 영역의 폭보다 넓게 형성되는 플래시 메모리 소자의 제조 방법.And the first trench is wider than the width of the device isolation region. 제 4 항에 있어서,The method of claim 4, wherein 상기 스페이서는 산화막 또는 α-카본으로 형성되는 플래시 메모리 소자의 제조 방법.And the spacer is formed of an oxide film or [alpha] -carbon. 제 4 항에 있어서,The method of claim 4, wherein 상기 도전층이 제3 폴리실리콘층 및 금속층의 적층 구조 또는 제3 폴리실리콘층 및 실리사이드층의 적층 구조로 형성되는 플래시 메모리 소자의 제조 방법.And the conductive layer is formed of a laminated structure of a third polysilicon layer and a metal layer or a laminated structure of a third polysilicon layer and a silicide layer.
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