KR100745956B1 - Method of manufaturing a flash memory device - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층의 패터닝을 위한 식각 공정 시 과도한 식각 공정에 의해 소자 분리막에 형성된 트렌치를 절연막으로 일부 매립한 상태에서 콘트롤 게이트를 형성함으로써, 콘트롤 게이트와 반도체 기판의 거리가 가까워지는 것을 방지하여 누설 전류가 발생되는 것을 방지할 수 있다. The present invention relates to a method of manufacturing a flash memory device, by forming a control gate in a state in which a part of the trench formed in the isolation layer by an excessive insulating process in the etching process for the patterning of the polysilicon layer for floating gate embedded with an insulating film, The distance between the control gate and the semiconductor substrate can be prevented from being shortened to prevent the occurrence of leakage current.

플래시 메모리, STI 공정, 누설 전류 Flash Memory, STI Process, Leakage Current

Description

플래시 메모리 소자의 제조 방법{Method of manufaturing a flash memory device}Method of manufacturing a flash memory device {Method of manufaturing a flash memory device}

도 1a 내지 도 1c는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a flash memory device according to the prior art.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2F are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101, 201 : 반도체 기판 102, 202 : 소자 분리막101, 201: semiconductor substrate 102, 202: device isolation film

102a, 202a : 트렌치 103, 203 : 터널 산화막102a and 202a trenches 103 and 203 tunnel oxide films

104, 204 : 폴리실리콘층 105, 205 : 포토레지스트 패턴104, 204: polysilicon layer 105, 205: photoresist pattern

206 : 절연막 106, 207 : 유전체막206: insulating film 106, 207: dielectric film

107, 208 : 도전층107, 208: conductive layer

108, 209 : 반도체 기판과 콘트롤 게이트간의 거리108, 209: distance between semiconductor substrate and control gate

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 싸이클링 페일을 방지하기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a flash memory device, and more particularly, to a method for manufacturing a flash memory device for preventing cycling failure.

플래시 메모리 소자는 전기의 공급이 중단되더라도 저장된 데이터가 지워지지 않는 메모리 소자이다. 이러한 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다. The flash memory device is a memory device in which stored data is not erased even when electricity supply is interrupted. The manufacturing method of such a flash memory device will be described below.

도 1a 내지 도 1c는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a flash memory device according to the prior art.

도 1a를 참조하면, 반도체 기판(101)의 소자 분리 영역에는 소자 분리막(102)이 형성된다. 소자 분리막(102)이 형성되면서 활성 영역이 정의된다. 종래에는 소자 분리막(102)을 LOCOS 공정으로 형성하였으나, 집적도가 높아짐에 따라 STI(Shallow Trench Isolation) 공정으로 트렌치형 소자 분리막(102)을 형성한다. 한편, 소자 분리막(102)은 워드라인과 수직 방향, 즉 비트라인 방향으로 형성된다. Referring to FIG. 1A, an isolation layer 102 is formed in an isolation region of the semiconductor substrate 101. An active region is defined while the device isolation layer 102 is formed. Conventionally, the device isolation layer 102 is formed by a LOCOS process, but as the degree of integration increases, a trench type device isolation layer 102 is formed by a shallow trench isolation (STI) process. On the other hand, the device isolation layer 102 is formed in a direction perpendicular to the word line, that is, the bit line direction.

이후, 반도체 기판(101)의 활성 영역 상에 터널 산화막(103)을 형성한다. 이어서, 터널 산화막(103)을 포함한 전체 구조 상에 폴리실리콘층(104)을 형성한다. 폴리실리콘층(104)은 메모리 셀의 플로팅 게이트를 형성하기 위하여 형성된다. Thereafter, the tunnel oxide film 103 is formed on the active region of the semiconductor substrate 101. Next, the polysilicon layer 104 is formed on the entire structure including the tunnel oxide film 103. Polysilicon layer 104 is formed to form a floating gate of the memory cell.

폴리실리콘층(104) 상에는 포토레지스트 패턴(105)이 형성된다. 포토레지스트 패턴(105)은 폴리실리콘층(104) 상에 포토레지스트를 도포한 후 플로팅 게이트 마스크를 이용한 노광 및 현상 공정을 실시하여 형성한다. The photoresist pattern 105 is formed on the polysilicon layer 104. The photoresist pattern 105 is formed by applying a photoresist on the polysilicon layer 104 and then performing an exposure and development process using a floating gate mask.

도 1b를 참조하면, 포토레지스트 패턴(105)을 이용한 식각 공정으로 폴리실리콘층(104)을 패터닝한다. 이로써, 폴리실리콘층(104)은 반도체 기판(101)의 활성 영역 상에 비트라인 방향으로 잔류되며, 가장자리가 소자 분리막(102)과 중첩되도록 잔류된다. 이후, 포토레지스트 패턴(105)을 제거한다.Referring to FIG. 1B, the polysilicon layer 104 is patterned by an etching process using the photoresist pattern 105. As a result, the polysilicon layer 104 remains on the active region of the semiconductor substrate 101 in the bit line direction, and the edge thereof remains so as to overlap the device isolation layer 102. Thereafter, the photoresist pattern 105 is removed.

한편, 폴리실리콘층(104) 식각 시 소자 분리막(102) 상에 폴리실리콘층이나 폴리 레시듀(poly residue)가 잔류되지 않도록, 식각 공정을 과도하게 진행한다. 이로 인해, 소자 분리막(102)의 노출된 영역도 식각되어, 소자 분리막(102)에 트렌치(102a)가 형성된다. Meanwhile, the etching process is excessively performed so that the polysilicon layer or poly residue does not remain on the device isolation layer 102 when the polysilicon layer 104 is etched. As a result, the exposed region of the device isolation layer 102 is also etched to form the trench 102a in the device isolation layer 102.

도 1c를 참조하면, 패터닝된 폴리실리콘층(105)을 포함한 전체 구조 상에 유전체막(106) 및 콘트롤 게이트용 도전층(107)을 순차적으로 형성한다. 도전층(107)은 폴리실리콘층 및 금속층(또는, 실리사이드층)의 적층 구조로 형성한다. 이어서, 도면에는 도시되어 있지 않지만, 워드라인 형태가 정의된 하드 마스크를 이용한 식각 공정으로 도전층(107) 및 유전체막(106)을 패터닝하여 콘트롤 게이트를 형성한 후, 자기 정렬 식각 공정으로 폴리실리콘층(105)을 패터닝한다. 이로써, 플래시 메모리 셀이 제조 된다. Referring to FIG. 1C, the dielectric film 106 and the control gate conductive layer 107 are sequentially formed on the entire structure including the patterned polysilicon layer 105. The conductive layer 107 is formed in a laminated structure of a polysilicon layer and a metal layer (or silicide layer). Subsequently, although not shown in the drawing, the conductive layer 107 and the dielectric film 106 are patterned by an etching process using a hard mask having a defined word line shape to form a control gate, and then polysilicon is formed by a self-aligned etching process. Pattern layer 105. As a result, a flash memory cell is manufactured.

상기의 공정을 살펴보면, 폴리실리콘층(105)을 패터닝하기 위하여 식각 공정을 과도하게 진행하기 때문에, 소자 분리막(102)에는 트렌치(102a)가 형성된다. 이로 인해, 콘트롤 게이트(107)가 트렌치(102a) 내부에 형성되면서 반도체 기판(101)과 콘트롤 게이트(107)의 거리가 가까워져 누설 전류가 발생하고, 그에 따라 소자 의 전기적 특성 및 신뢰성이 저하된다.Referring to the above process, since the etching process is excessively performed in order to pattern the polysilicon layer 105, the trench 102a is formed in the device isolation layer 102. As a result, as the control gate 107 is formed inside the trench 102a, the distance between the semiconductor substrate 101 and the control gate 107 is shortened to generate a leakage current, thereby degrading electrical characteristics and reliability of the device.

이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 제조 방법은 플로팅 게이트용 폴리실리콘층의 패터닝을 위한 식각 공정 시 과도한 식각 공정에 의해 소자 분리막에 형성된 트렌치를 절연막으로 일부 매립한 상태에서 콘트롤 게이트를 형성함으로써, 콘트롤 게이트와 반도체 기판의 거리가 가까워지는 것을 방지하여 누설 전류가 발생되는 것을 방지할 수 있다. In contrast, in the method of manufacturing a flash memory device according to the present invention, a control gate is formed in a state in which a trench formed in the device isolation layer is partially filled with an insulating layer during an etching process for patterning a polysilicon layer for floating gate by an insulating layer. As a result, the distance between the control gate and the semiconductor substrate can be prevented from being shortened, so that leakage current can be prevented from occurring.

본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판의 소자 분리 영역에 트렌치형 소자 분리막을 형성하는 단계와, 소자 분리막을 포함한 전체 구조 상에 터널 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 소자 분리막 상부의 폴리실리콘층을 식각 공정으로 식각하여 패터닝하는 단계와, 식각 공정에 의해 소자 분리막의 상부에 형성된 트렌치를 절연막으로 매립하는 단계, 및 절연막을 포함한 전체 구조 상에 유전체막 및 도전층을 순차적으로 형성한 후, 워드라인 마스크를 이용한 식각 공정 및 자기 정렬 식각 공정을 순차적으로 실시하여 도전층, 유전체막 및 폴리실리콘층을 패터닝하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment of the present invention includes forming a trench type device isolation layer in an element isolation region of a semiconductor substrate, and sequentially forming a tunnel oxide film and a polysilicon layer on the entire structure including the device isolation layer. And etching and patterning the polysilicon layer on the device isolation layer by an etching process, filling a trench formed in the upper portion of the device isolation layer by an etching process with an insulating film, and a dielectric film on the entire structure including the insulating film. After sequentially forming the conductive layer, an etching process using a word line mask and a self-aligned etching process are sequentially performed to pattern the conductive layer, the dielectric layer, and the polysilicon layer.

상기에서, 트렌치를 절연막으로 형성하는 단계는, 상기 폴리실리콘층을 포함한 전체 구조 상에 절연막을 형성하는 단계, 및 상기 절연막이 상기 트렌치에만 잔 류되도록 에치백 공정을 실시하는 단계를 포함한다. The forming of the trench as an insulating film may include forming an insulating film on the entire structure including the polysilicon layer, and performing an etch back process so that the insulating film remains only in the trench.

이때, 절연막은 산화막으로 형성할 수 있으며, CVD 또는 PE-CVD 방식으로 형성한다. In this case, the insulating film may be formed of an oxide film and formed by CVD or PE-CVD.

에치백 공정은 BOE 또는 HF 용액을 이용한 습식 식각 방식으로 실시하는 것이 바람직하다. 에치백 공정에 의해 절연막의 가장자리가 둥근 형태로 보다 두껍게 잔류된다. The etch back process is preferably performed by a wet etching method using a BOE or HF solution. By the etch back process, the edge of the insulating film remains thicker in a round shape.

도전층은 폴리실리콘막 및 실리사이드층의 적층 구조나, 폴리실리콘막 및 금속층의 적층 구조로 형성할 수 있다.The conductive layer can be formed with a laminated structure of a polysilicon film and a silicide layer, or a laminated structure of a polysilicon film and a metal layer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2F are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(201)의 소자 분리 영역에는 소자 분리막(202)이 형성된다. 소자 분리막(202)은 비트라인 방향(워드라인과 수직방향)으로 형성되며, 소자 분리막(202)이 형성되면서 활성 영역이 정의된다. 또한, 소자 분리막(202)은 STI(Shallow Trench Isolation) 공정으로 형성한다. Referring to FIG. 2A, an isolation layer 202 is formed in the isolation region of the semiconductor substrate 201. The device isolation layer 202 is formed in a bit line direction (perpendicular to the word line), and an active region is defined while the device isolation layer 202 is formed. In addition, the device isolation layer 202 is formed by a shallow trench isolation (STI) process.

이후, 반도체 기판(201)의 활성 영역 상에 터널 산화막(203)을 형성한다. 이어서, 터널 산화막(203)을 포함한 전체 구조 상에 폴리실리콘층(204)을 형성한다. 폴리실리콘층(204)은 메모리 셀의 플로팅 게이트를 형성하기 위하여 형성된다. Thereafter, a tunnel oxide film 203 is formed on the active region of the semiconductor substrate 201. Next, a polysilicon layer 204 is formed over the entire structure including the tunnel oxide film 203. Polysilicon layer 204 is formed to form a floating gate of the memory cell.

폴리실리콘층(204) 상에는 포토레지스트 패턴(205)이 형성된다. 포토레지스트 패턴(205)은 폴리실리콘층(204) 상에 포토레지스트를 도포한 후 플로팅 게이트 마스크를 이용한 노광 및 현상 공정을 실시하여 형성한다. 이때, 포토레지스트 패턴(205)은 후속 식각 공정에서 폴리실리콘층(204)이 식각될 영역이 노출되도록 형성된다. The photoresist pattern 205 is formed on the polysilicon layer 204. The photoresist pattern 205 is formed by applying a photoresist on the polysilicon layer 204 and then performing an exposure and development process using a floating gate mask. In this case, the photoresist pattern 205 is formed to expose a region where the polysilicon layer 204 is to be etched in a subsequent etching process.

도 2b를 참조하면, 포토레지스트 패턴(205)을 이용한 식각 공정으로 폴리실리콘층(204)을 패터닝한다. 이로써, 폴리실리콘층(204)은 반도체 기판(201)의 활성 영역 상에 비트라인 방향으로 잔류되며, 가장자리가 소자 분리막(202)과 중첩되도록 잔류된다. 이후, 포토레지스트 패턴(205)을 제거한다. Referring to FIG. 2B, the polysilicon layer 204 is patterned by an etching process using the photoresist pattern 205. As a result, the polysilicon layer 204 remains on the active region of the semiconductor substrate 201 in the bit line direction, and the edge thereof overlaps with the device isolation layer 202. Thereafter, the photoresist pattern 205 is removed.

한편, 폴리실리콘층(204) 식각 시 소자 분리막(202) 상에 폴리실리콘층이 잔류하여 완벽하게 패터닝되지 않거나 폴리 레시듀(poly residue)가 잔류는 것을 방지하기 위하여 식각 공정을 과도하게 진행한다. 이로 인해, 폴리실리콘층(204)이 식각되면서 노출된 소자 분리막(202)의 상부도 식각되어, 소자 분리막(202)에 트렌치(202a)가 형성된다. 이때, 트렌치(202a)는 약 100Å 정도의 깊이로 형성된다. On the other hand, during the etching of the polysilicon layer 204, the etching process is excessively performed to prevent the polysilicon layer remaining on the device isolation layer 202 and thus not being completely patterned or remaining of the poly residue. As a result, the upper portion of the device isolation layer 202 exposed as the polysilicon layer 204 is etched is also etched to form the trench 202a in the device isolation layer 202. At this time, the trench 202a is formed to a depth of about 100 GPa.

도 2c를 참조하면, 소자 분리막(202)에 형성된 트렌치(202a)를 절연막(206)으로 매립한다. 이때, 절연막(206)은 산화막으로 형성할 수 있으며, CVD, PE-CVD 방식으로 형성할 수 있다. 구체적으로 설명하면 다음과 같다.Referring to FIG. 2C, the trench 202a formed in the device isolation layer 202 is filled with the insulating film 206. In this case, the insulating film 206 may be formed of an oxide film, and may be formed by CVD or PE-CVD. Specifically, it is as follows.

먼저, 폴리실리콘층(204)을 포함한 전체 구조 상에 절연막을 형성한다. 이때, 트렌치(202a)가 매립될 정도의 두께로만 절연막을 형성할 수 있으나, 폴리실리콘층(204) 사이의 공간이 완전히 매립되도록 절연막을 형성하는 것이 바람직하다. 예를 들어, 800Å 내지 1200Å의 두께로 절연막을 형성할 수 있다. First, an insulating film is formed on the entire structure including the polysilicon layer 204. In this case, the insulating film may be formed only to a thickness such that the trench 202a is embedded, but it is preferable to form the insulating film so that the space between the polysilicon layers 204 is completely filled. For example, an insulating film can be formed with a thickness of 800 kPa to 1200 kPa.

이어서, 에치백(Etch back) 공정을 실시하여 절연막(206)을 트렌치(202a)에만 잔류시킨다. 구체적으로, 100Å 내지 200Å 정도의 절연막(206)을 트렌치(202a)에만 잔류시킨다. 이때, 에치백 공정은 BOE 또는 HF 용액을 이용한 습식 식각 방식으로 실시할 수 있다. 습식 식각 방식으로 에치백 공정을 실시하는 이유는, 습식 식각 시 폴리실리콘에 대한 고선택비를 얻을 수 있으며, 건식 식각 방식에서 발생할 수 있는 식각 손상을 방지할 수 있기 때문이다. 또한, 잔류하는 절연막(206)의 두께를 균일하게 제어할 수도 있다. 한편, 에치백 공정을 습식 식각 방식으로 실시함으로써, 절연막(206)의 가장자리가 둥근 모양으로 보다 더 두껍게 잔류된다. Next, an etch back process is performed to leave the insulating film 206 only in the trench 202a. Specifically, the insulating film 206 of about 100 GPa to 200 GPa is left only in the trench 202a. In this case, the etch back process may be performed by a wet etching method using a BOE or HF solution. The reason for performing the etch back process by the wet etching method is that it is possible to obtain a high selectivity for polysilicon during the wet etching, and to prevent the etching damage that may occur in the dry etching method. In addition, the thickness of the remaining insulating film 206 can be controlled uniformly. On the other hand, by performing the etch back process by a wet etching method, the edge of the insulating film 206 is thicker than the round shape remaining.

한편, 폴리실리콘층(204) 사이에 절연막(206)이 형성되기 때문에 폴리실리콘층(204) 사이의 종횡비가 감소한다. 따라서, 후속 공정에서 유전체막 및 콘트롤 게이트용 도전층을 형성할 때 보이드가 형성되는 것을 억제할 수도 있다. On the other hand, since the insulating film 206 is formed between the polysilicon layers 204, the aspect ratio between the polysilicon layers 204 is reduced. Therefore, it is possible to suppress the formation of voids when forming the conductive layer for the dielectric film and the control gate in a subsequent step.

도 2d를 참조하면, 패터닝된 폴리실리콘층(204) 및 절연막(206)을 포함한 전체 구조 상에 유전체막(207) 및 콘트롤 게이트용 도전층(208)을 순차적으로 형성한다. 도전층(208)은 폴리실리콘층 및 금속층(또는, 실리사이드층)의 적층 구조로 형성한다. 이어서, 도면에는 도시되어 있지 않지만, 워드라인 형태가 정의된 하드 마스크를 이용한 식각 공정으로 도전층(208) 및 유전체막(207)을 패터닝하여 콘트롤 게이트를 형성한 후, 자기 정렬 식각 공정으로 폴리실리콘층(205)을 패터닝한다. 이로써, 플래시 메모리 셀이 제조 된다. Referring to FIG. 2D, a dielectric film 207 and a control gate conductive layer 208 are sequentially formed on the entire structure including the patterned polysilicon layer 204 and the insulating film 206. The conductive layer 208 is formed in a laminated structure of a polysilicon layer and a metal layer (or silicide layer). Subsequently, although not shown in the drawing, the conductive layer 208 and the dielectric layer 207 are patterned by an etching process using a hard mask having a defined word line shape to form a control gate, and then polysilicon by a self-aligned etching process. Pattern layer 205. As a result, a flash memory cell is manufactured.

상기의 공정을 살펴보면, 폴리실리콘층(205)을 패터닝하기 위한 식각 공정을 과도하게 진행함에 따라 소자 분리막(202)의 상부에 형성된 트렌치(202a)를 절연막(206)으로 매립한다. 따라서, 콘트롤 게이트(208)가 트렌치(202a) 내부에 형성되지 않기 때문에 반도체 기판(201)과 콘트롤 게이트(208)가 일정 거리를 유지하게 된다. Referring to the above process, as the etching process for patterning the polysilicon layer 205 is excessively performed, the trench 202a formed on the device isolation layer 202 is filled with the insulating layer 206. Therefore, since the control gate 208 is not formed inside the trench 202a, the semiconductor substrate 201 and the control gate 208 maintain a constant distance.

상술한 바와 같이, 본 발명은 플로팅 게이트용 폴리실리콘층의 패터닝을 위한 식각 공정 시 과도한 식각 공정에 의해 소자 분리막에 형성된 트렌치를 절연막으로 일부 매립한 상태에서 콘트롤 게이트를 형성함으로써, 콘트롤 게이트와 반도체 기판의 거리가 가까워지는 것을 방지하여 누설 전류가 발생되는 것을 방지할 수 있다. As described above, the present invention provides a control gate and a semiconductor substrate by forming a control gate in a state in which a trench formed in the device isolation layer is partially filled with an insulating layer during an etching process for patterning a polysilicon layer for floating gate with an insulating film. It is possible to prevent the leakage current from being generated by preventing the distance between them from approaching.

본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms. That is, the above embodiments are provided to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the present invention, and the scope of the present invention should be understood by the claims of the present application. .

Claims (6)

반도체 기판의 소자 분리 영역에 트렌치형 소자 분리막을 형성하는 단계;Forming a trench type isolation layer in the device isolation region of the semiconductor substrate; 상기 소자 분리막을 포함한 전체 구조 상에 터널 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film and a polysilicon layer on the entire structure including the device isolation film; 상기 소자 분리막 상부의 상기 폴리실리콘층을 식각 공정으로 식각하여 패터닝하는 단계;Etching and patterning the polysilicon layer on the device isolation layer by an etching process; 상기 식각 공정에 의해 상기 소자 분리막의 상부에 형성된 트렌치를 절연막으로 매립하는 단계; 및 Filling the trench formed in the upper portion of the device isolation layer with the insulating layer by the etching process; And 상기 절연막을 포함한 전체 구조 상에 유전체막 및 도전층을 순차적으로 형성한 후, 워드라인 마스크를 이용한 식각 공정 및 자기 정렬 식각 공정을 순차적으로 실시하여 상기 도전층, 상기 유전체막 및 상기 폴리실리콘층을 패터닝하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.After the dielectric film and the conductive layer are sequentially formed on the entire structure including the insulating layer, the conductive layer, the dielectric layer, and the polysilicon layer may be formed by sequentially performing an etching process and a self-aligning etching process using a word line mask. A method of manufacturing a flash memory device comprising the step of patterning. 제 1 항에 있어서, 상기 트렌치를 절연막으로 매립하는 단계는, The method of claim 1, wherein the filling of the trench with an insulating film, 상기 폴리실리콘층을 포함한 전체 구조 상에 절연막을 형성하는 단계; 및 Forming an insulating film on the entire structure including the polysilicon layer; And 상기 절연막이 상기 트렌치에만 잔류되도록 에치백 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And performing an etch back process so that the insulating film remains only in the trench. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 절연막은 산화막으로 형성하며, CVD 또는 PE-CVD 방식으로 형성하는 플래시 메모리 소자의 제조 방법.The insulating film is formed of an oxide film, a method of manufacturing a flash memory device formed by a CVD or PE-CVD method. 제 2 항에 있어서,The method of claim 2, 상기 에치백 공정은 BOE 또는 HF 용액을 이용한 습식 식각 방식으로 실시하는 플래시 메모리 소자의 제조 방법.The etchback process is a flash memory device manufacturing method using a wet etching method using a BOE or HF solution. 제 4 항에 있어서,The method of claim 4, wherein 상기 에치백 공정에 의해 상기 절연막의 가장자리가 둥근 형태로 보다 두껍게 잔류되는 플래시 메모리 소자의 제조 방법.A method of manufacturing a flash memory device in which the edges of the insulating film remain thicker by the etch back process. 제 1 항에 있어서,The method of claim 1, 상기 도전층은 폴리실리콘막 및 실리사이드층의 적층 구조나, 폴리실리콘막 및 금속층의 적층 구조로 형성되는 플래시 메모리 소자의 제조 방법.And the conductive layer has a laminated structure of a polysilicon film and a silicide layer or a laminated structure of a polysilicon film and a metal layer.
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