KR20060088637A - Flash memory device having peripheral transistor and method the same - Google Patents

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삼성전자주식회사
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Abstract

여기에는 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그 제조 방법이 개시된다. 본 발명에 따른 주변 영역 트랜지스터의 부유게이트와 제어게이트는 전기적으로 연결된다. 구체적으로 부유게이트 상에 형성된 유전체막 위에 마스크 도전막을 형성하고 마스크 도전막을 패터닝하여 유전체막의 일부를 노출시키는 개구부를 형성한다. 이후 개구부의 측벽에 스페이서 구조를 형성하여 개구부의 폭을 좁힌 후, 상기 좁혀진 개구부의 하부에 노출된 유전체막을 제거한다. 그리고 도전물질 증착하고 패터닝하여 상기 마스크 도전막 및 상기 도전물질을 포함하는 제어게이트를 형성한다. 본 발명에 따르면, 마스크 도전막에 포함된 개구부의 측벽에 스페이서 구조를 형성함으로서 제어게이트와 부유게이트 연결 시 발생할 수 있는 오정렬 마진을 늘였으며, 마스크 도전막을 이용하여 유전체막을 제거함으로서 추가적인 마스크 제작이 필요없다. Disclosed herein is a flash memory device having a peripheral region transistor and a method of manufacturing the same. The floating gate and the control gate of the peripheral region transistor according to the present invention are electrically connected. Specifically, a mask conductive film is formed on the dielectric film formed on the floating gate, and the mask conductive film is patterned to form an opening that exposes a portion of the dielectric film. After that, the spacer structure is formed on the sidewall of the opening to narrow the width of the opening, and then the dielectric film exposed to the lower portion of the narrow opening is removed. The conductive material is deposited and patterned to form a control gate including the mask conductive layer and the conductive material. According to the present invention, by forming a spacer structure on the sidewall of the opening included in the mask conductive film, misalignment margin that may occur when the control gate and the floating gate are connected is increased, and additional mask fabrication is required by removing the dielectric film using the mask conductive film. none.

Description

주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그 제조 방법{FLASH MEMORY DEVICE HAVING PERIPHERAL TRANSISTOR AND METHOD THE SAME}Flash memory device having a peripheral region transistor and a method of manufacturing the same {FLASH MEMORY DEVICE HAVING PERIPHERAL TRANSISTOR AND METHOD THE SAME}

도 1과 도 2는 종래 방법에 따른 주변 영역 트랜지스터의 구조를 보인 단면도이다. 1 and 2 are cross-sectional views illustrating a structure of a peripheral region transistor according to a conventional method.

도 3a 내지 도 3e는 본 발명의 일실시예에 따른 플래시 기억 소자의 제조 공정을 설명하기 위한 단면도들이다. 3A to 3E are cross-sectional views illustrating a manufacturing process of a flash memory device according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 플래시 기억 소자의 제조 공정을 설명하기 위한 단면도이다. 4 is a cross-sectional view illustrating a manufacturing process of a flash memory device according to another exemplary embodiment of the present invention.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a flash memory device having a peripheral region transistor and a method of manufacturing the same.

비휘발성 메모리는 외부전원이 차단되어도 저장된 정보가 소거되지 않는 메모리를 말한다. 이들 중 특히 플래시 메모리(flash memory)는 전기적으로 데이타를 기입 및 소거가 가능하여 여러가지 장치에서 사용되고 있다. Nonvolatile memory refers to a memory in which stored information is not erased even when an external power supply is cut off. Among them, flash memory is used in various devices because data can be written and erased electrically.

일반적으로 셀 영역에 형성된 플래시 메모리는 일반적인 모스 트랜지스터 (Metal Oxide Semiconductor Transistor : MOS Transistor)에 부유게이트(floating gate)를 더 포함하고 있는 구조이다. 즉 비휘발성 메모리의 셀 트랜지스터는 반도체 기판상에 터널 산화막을 개재하여 부유게이트가 위치하고, 부유게이트 상부에 게이트 층간유전체막(이하 '유전체막'이라 함)을 개재하여 제어게이트(control gate) 전극이 형성되어 있다.In general, a flash memory formed in a cell region is a structure in which a floating gate is further included in a general MOS transistor (Metal Oxide Semiconductor Transistor). In other words, in a cell transistor of a nonvolatile memory, a floating gate is positioned on a semiconductor substrate through a tunnel oxide film, and a control gate electrode is disposed on the floating gate through a gate interlayer dielectric film (hereinafter, referred to as a 'dielectric film'). Formed.

일반적인 공정에서는 위와 같은 셀 영역의 트랜지스터 형성 공정시 주변 영역의 트랜지스터를 함께 형성하므로, 주변 영역의 트랜지스터에도 부유게이트와 제어게이트 사이에 층간유전체막이 개재된 게이트 전극이 형성된다. 이와 같이 주변 영역의 트랜지스터에서 부유게이트와 제어게이트가 절연된 형태의 게이트 전극이 형성되면, 소프트 프로그램(soft program) 또는/및 프로그램(program)으로 인한 문턱 전압(threshold voltage)의 변화로 오동작이 발생할 우려가 있다. 따라서 이를 해결하기 위하여 부유게이트와 제어게이트를 연결하기 위한 다양한 방법들이 제시되고 있다. In the general process, since the transistors of the peripheral region are formed together in the transistor forming process of the cell region, the gate electrode having the interlayer dielectric film interposed between the floating gate and the control gate is also formed in the transistor of the peripheral region. As such, when a gate electrode having an insulated floating gate and a control gate is formed in a transistor in a peripheral region, malfunction may occur due to a change in a threshold voltage due to a soft program or / and a program. There is concern. Therefore, various methods for connecting the floating gate and the control gate have been proposed to solve this problem.

도 1과 도 2는 종래 방법에 따른 주변 영역 트랜지스터의 구조를 보인 단면도이다. 1 and 2 are cross-sectional views illustrating a structure of a peripheral region transistor according to a conventional method.

도 1을 참조하여 종래 기술을 살펴보면, 기판(100) 상에 게이트 산화막(101)을 형성한 후 부유게이트(103)을 형성한다. 이후 유전체막(105)을 형성하고 제어게이트(107)를 형성한다. 그리고 층간 절연막(109)을 증착한 후 부유게이트(103)와 제어게이트(107)를 연결하기 위한 버팅 콘택(butting contact, 111)을 형성한다. 이후 버팅 콘택(111)에는 도전성 있는 물질을 채워넣어 콘택 플러그(113)를 형성하 여 부유게이트(103)와 제어게이트(107)가 전기적으로 연결되도록 한다. Referring to FIG. 1, the floating gate 103 is formed after the gate oxide film 101 is formed on the substrate 100. After that, the dielectric film 105 is formed and the control gate 107 is formed. After the interlayer insulating layer 109 is deposited, a butting contact 111 for connecting the floating gate 103 and the control gate 107 is formed. Then, the butting contact 111 is filled with a conductive material to form a contact plug 113 to electrically connect the floating gate 103 and the control gate 107.

도 2를 참조하여, 또 다른 종래 기술을 살펴보면, 기판(150) 상에 게이트 산화막(151)을 형성한 후 부유게이트(153)를 형성한다. 이후 유전체막(155)을 형성하고 그 위에 마스크 도전막(159)을 형성한다. 그리고 도시되지는 않았지만 마스크 도전막(159)상에 하드 마스크막(미도시)를 형성한 후 마스크 도전막(159), 유전체막(155) 및 부유게이트(153)를 차례로 패터닝하여 콘택(159)을 형성한다. 이후 하드 마스크막을 제거하고 도전층(161)을 증착하여 상기 콘택(159)을 채워넣어 부유게이트(153)와 제어게이트가 전기적으로 연결되도록 한다. Referring to FIG. 2, referring to another conventional technology, the floating gate 153 is formed after the gate oxide film 151 is formed on the substrate 150. After that, a dielectric film 155 is formed and a mask conductive film 159 is formed thereon. Although not shown, a hard mask film (not shown) is formed on the mask conductive film 159, and then the mask conductive film 159, the dielectric film 155, and the floating gate 153 are patterned in order to contact the contact 159. To form. Thereafter, the hard mask layer is removed and the conductive layer 161 is deposited to fill the contact 159 to electrically connect the floating gate 153 and the control gate.

하지만 상술한 도 1 및 도 2의 방법을 사용하면, 도 1의 버팅 콘택(111)형성시 또는 도 2의 콘택(209) 형성 시 오정렬(mis-align)이 발생할 우려가 있다. 즉, 버팅 콘택(111) 또는 콘택(209)이 부유게이트(103, 153)가 형성된 영역을 넘어서 치우치게 패터닝되는 경우에는 기판(100, 150) 상에 콘택이 형성되어 원하는 소자 특성을 얻어낼 수 없게 된다. 그리고 이러한 현상은 반도체 소자의 크기가 점점 줄어들어감에 따라 더욱 발생 가능성이 높아지고 있다. However, when the method of FIGS. 1 and 2 described above is used, misalignment may occur when the butting contact 111 of FIG. 1 is formed or when the contact 209 of FIG. 2 is formed. That is, when the butting contact 111 or the contact 209 is patterned to be biased beyond the area where the floating gates 103 and 153 are formed, the contact is formed on the substrates 100 and 150 so that desired device characteristics cannot be obtained. do. This phenomenon is more likely to occur as the size of semiconductor devices decreases.

또한 도 2에 도시된 방법의 경우에는 콘택(159) 패터닝을 위하여 하드 마스크막이 필수적으로 필요하므로, 이를 위한 공정 및 비용이 추가로 발생된다. 그리고 콘택 형성시 부유게이트까지 패터닝하기 때문에 후속 공정에서 제어게이트용 도전물질 증착시 높이가 높아져, 제어게이트 형성을 위한 패터닝 공정 이전에 필수적으로 에치백(etch back) 공정을 수행하여 제어게이트의 높이를 낮춰주어야 한다. 따라서 공정이 복잡하다는 단점이 있었다. In addition, in the case of the method illustrated in FIG. 2, since a hard mask layer is necessary for patterning the contact 159, a process and a cost for this are additionally generated. In addition, since the floating gate is patterned at the time of contact formation, the height of the conductive material for the control gate is increased in a subsequent process, and an etch back process is essentially performed before the patterning process for forming the control gate. It must be lowered. Therefore, the process was complicated.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 부유게이트와 제어게이트의 연결을 위한 공정이 단순한 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a flash memory device having a peripheral region transistor having a simple process for connecting a floating gate and a control gate, and a method of manufacturing the same.

본 발명의 다른 목적은 부유게이트와 제어게이트 사이의 연결시 오정렬 마진을 늘릴 수 있는 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a flash memory device having a peripheral region transistor capable of increasing misalignment margin upon connection between a floating gate and a control gate, and a method of manufacturing the same.

상술한 기술적 과제를 달성하기 위하여 본 발명은 주변 영역 트랜지스터를 갖는 플래시 기억 소자를 제공한다. 이 소자는 부유게이트와 제어게어트가 유전체막에 의하여 절연되는 구조를 갖는 셀 영역의 트랜지스터와, 부유게이트와 제어게이이트 사이에 유전체막의 일부가 제거되어 상기 부유게이트와 제어게이트가 전기적으로 연결되는 구조를 갖는 주변 영역의 트랜지스터를 포함한다. 제어게이트에는 상기 주변 영역 트랜지스터의 유전체막 일부를 제거하기 위한 개구부를 포함하는 마스크 도전막이 포함된다. 그리고 상기 개구부의 측벽에는 스페이서 구조가 형성되어 상기 개구부의 폭을 줄임으로서, 부유게이트와 제어게이트 연결시 발생할 수 있는 오정렬 마진을 늘여주는 역할을 한다. In order to achieve the above technical problem, the present invention provides a flash memory device having a peripheral region transistor. The device includes a transistor in a cell region having a structure in which the floating gate and the control gate are insulated by the dielectric film, and a portion of the dielectric film is removed between the floating gate and the control gate so that the floating gate and the control gate are electrically connected. And a transistor in a peripheral region having a structure. The control gate includes a mask conductive layer including an opening for removing a portion of the dielectric layer of the peripheral region transistor. A spacer structure is formed on the sidewall of the opening to reduce the width of the opening, thereby increasing the misalignment margin that may occur when the floating gate and the control gate are connected.

상술한 기술적 과제를 달성하기 위하여 본 발명은 주변 영역 트랜지스터를 갖는 플래시 기억 소자의 제조방법을 제공한다. 이 방법은 주변 영역을 포함하는 기판상에 게이트 산화막을 개재하여 부유게이트를 형성한 후 유전체막을 증착하고 마스크 도전막을 형성한다. 이후 마스크 도전막을 패터닝하여 하부에 유전체막의 일부가 드러나는 개구부를 형성한 후, 마스크 도전막과 동일한 물질으로 개구부의 측벽에 스페이서 구조를 형성한다. 그리고 측벽에 스페이서 구조가 형성된 개구부 하부에 노출된 유전체막을 제거한다. 이때 상기 마스크 도전막을 마스크로 사용하여 유전체막을 제거하므로 따로 마스크를 제작하는 공정이 필요없게 된다. 이후 도전 물질을 증착한 후 패터닝을 통하여 트랜지스터를 형성한다. In order to achieve the above technical problem, the present invention provides a method of manufacturing a flash memory device having a peripheral region transistor. This method forms a floating gate through a gate oxide film on a substrate including a peripheral region, deposits a dielectric film, and forms a mask conductive film. Subsequently, the mask conductive layer is patterned to form an opening in which a portion of the dielectric layer is exposed, and then a spacer structure is formed on the sidewall of the opening using the same material as the mask conductive layer. The dielectric film exposed under the opening having the spacer structure formed on the sidewall is removed. In this case, since the dielectric film is removed using the mask conductive film as a mask, a separate process of fabricating a mask is unnecessary. Thereafter, a conductive material is deposited to form a transistor through patterning.

이 실시예에 있어서, 상기 마스크 도전막과 상기 유전체막이 제거되어 노출되는 부유게이트 사이에 단차로 인한 보이드 생성을 방지하기 위하여 폴리실리콘을 증착한 후 도전 물질을 증착할 수 있다. In this embodiment, in order to prevent void generation due to a step between the mask conductive layer and the floating gate exposed by removing the dielectric layer, polysilicon may be deposited and then a conductive material may be deposited.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면상에서 동일한 참조 번호는 동일한 요소를 지칭한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween. Like reference numerals in the drawings refer to like elements.

도 3a 내지 도 3e는 본 발명의 일실시예에 따른 플래시 기억 소자의 제조 공정을 설명하기 위한 단면도들이다. 3A to 3E are cross-sectional views illustrating a manufacturing process of a flash memory device according to an embodiment of the present invention.

도면에 있어서, 참조부호 a로 표시된 부분은 셀 영역을 나타내고, 참조부호 b로 표시된 부분은 주변 영역이다. 그러나 부호들로 표시된 부분의 구조는 각 영역 에 한정하지 않고, 각각 다른 영역의 일부에 형성될 수도 있다. 그리고 이하 설명하는 주변 영역의 트랜지스터는 선택 트랜지스터를 포함하는 개념이다. In the drawing, the portion indicated by reference numeral a denotes a cell region, and the portion indicated by reference numeral b is a peripheral region. However, the structure of the portion indicated by the symbols is not limited to each region, but may be formed in a portion of each other region. The transistor in the peripheral region described below is a concept including a selection transistor.

도 3a를 참조하면, 셀 영역(a)을 포함하는 기판(200) 상에는 터널 산화막(201a)이 형성되며, 주변 영역(b)을 포함하는 기판(200) 상에는 게이트 산화막(201b)이 형성된다. 이때 도면 상에는 터널 산화막(201a)과 게이트 산화막(201b)의 높이가 동일하게 도시되었으나, 터널 산화막(201a)의 높이가 게이트 산화막(201b)의 높이보다 약간 낮을 수도 있다. 이후 셀 영역(a)과 주변 영역(b)에는 부유게이트(201), 유전체막(205) 및 마스크 도전막(207)이 차례로 형성된다. 일반적으로 부유게이트(201)는 도전성 물질 예를 들면, 폴리실리콘층으로 형성될 수 있다. 그리고 유전체막(205)은 일반적으로 ONO(oxide/nitride/oxide)층으로 형성된다. 마스크 도전막(207)은 이후 제어게이트의 일부로 포함되는 부분으로 도전성 물질을 이용하여 형성하는 것이 바람직하다. Referring to FIG. 3A, a tunnel oxide film 201a is formed on a substrate 200 including a cell region a, and a gate oxide film 201b is formed on a substrate 200 including a peripheral region b. In this case, although the heights of the tunnel oxide film 201a and the gate oxide film 201b are the same, the height of the tunnel oxide film 201a may be slightly lower than the height of the gate oxide film 201b. Thereafter, the floating gate 201, the dielectric film 205, and the mask conductive film 207 are sequentially formed in the cell region a and the peripheral region b. In general, the floating gate 201 may be formed of a conductive material, for example, a polysilicon layer. The dielectric film 205 is generally formed of an ONO (oxide / nitride / oxide) layer. The mask conductive film 207 is then formed as a part of the control gate using a conductive material.

도 3b를 참조하면, 도시되지는 않았지만, 상기 마스크 도전막(207) 상에 포토레지스트 패턴을 형성한 후 패터닝하여 주변 영역(b) 상에 형성된 마스크 도전막(207)에 개구부(208)를 형성한다. 이러한 개구부(208)는 마스크 도전막(207) 밑에 형성된 유전체막(205)의 일부를 노출시키도록 형성된다. 이때는 종래기술과는 달리 마스크 도전막(207)만을 패터닝하기 때문에 추가로 하드 마스크막을 구비할 필요가 없다. 개구부(208) 형성 후 포토레지스트 패턴(미도시)은 제거한다. Referring to FIG. 3B, although not shown, an opening 208 is formed in the mask conductive film 207 formed on the peripheral region b after patterning and forming a photoresist pattern on the mask conductive film 207. do. The opening 208 is formed to expose a portion of the dielectric film 205 formed under the mask conductive film 207. At this time, unlike the prior art, since only the mask conductive film 207 is patterned, it is not necessary to further provide a hard mask film. The photoresist pattern (not shown) is removed after the opening 208 is formed.

도 3c를 참조하면, 스페이서 형성을 위한 도전물질을 증착한 후 전면 식각을 통하여 마스크 도전막(207)에 포함된 개구부(208)의 측벽에 스페이서 구조(209)를 형성한다. 이때 스페이서(209) 형성을 위한 도전물질은 상기 마스크 도전막(207)을 형성하는 물질과 동일한 도전물질 예를 들면, 폴리실리콘을 사용하는 것이 바람직하다. 또한 도시한 바와 같이 스페이서 구조(209)가 형성되면서 개구부(210)의 폭은 줄어든다.Referring to FIG. 3C, after depositing a conductive material for forming a spacer, a spacer structure 209 is formed on sidewalls of the opening 208 included in the mask conductive layer 207 through front surface etching. In this case, as the conductive material for forming the spacer 209, it is preferable to use the same conductive material as that of the mask conductive film 207, for example, polysilicon. In addition, as shown, the spacer structure 209 is formed, the width of the opening 210 is reduced.

도 3d를 참조하면, 상기 개구부에 스페이서 구조가 형성된 마스크 도전막(207)을 마스크로 사용하여, 건식 식각 또는 습식 식각을 행하여 개구부(210) 하부에 노출된 유전체막(205)을 제거한다. Referring to FIG. 3D, using the mask conductive film 207 having a spacer structure formed in the opening as a mask, dry etching or wet etching is performed to remove the dielectric film 205 exposed under the opening 210.

이후 도 3e에 도시된 바와 같이 제어게이트용 도전층(211) 및 반사 방지막(213)을 형성한다. 이때 제어게이트용 도전층(211)은 일반적으로 실리사이드로 형성된다. 반사 방지막(213)은 유기 반사 방지막 또는 무기 반사 방지막 등으로 형성할 수 있다. 이때 셀 영역(a)을 포함하는 기판(200) 상에 형성된 마스크 도전막(207)과 제어게이트용 도전층(211)을 포함하는 제어게이트(231)는 유전체막(205)에 의하여 부유게이트(203)와 전기적인 연결이 차단된다. 반면 주변 영역(b)을 포함하는 기판(200) 상에 형성된 마스크 도전막(207), 스페이서(209) 및 제어게이트용 도전층(211)을 포함하는 제어게이트(233)는 유전체막(205)의 일부가 제거됨에 따라 부유게이트(203)와 전기적으로 연결된다. Thereafter, as illustrated in FIG. 3E, the control layer conductive layer 211 and the anti-reflection film 213 are formed. In this case, the control gate conductive layer 211 is generally formed of silicide. The antireflection film 213 may be formed of an organic antireflection film, an inorganic antireflection film, or the like. In this case, the control gate 231 including the mask conductive film 207 and the control gate conductive layer 211 formed on the substrate 200 including the cell region a may be formed by a floating gate (eg, a dielectric layer 205). 203) and the electrical connection is cut off. On the other hand, the control gate 233 including the mask conductive film 207, the spacer 209, and the control gate conductive layer 211 formed on the substrate 200 including the peripheral region b may have a dielectric film 205. As part of is removed, the floating gate 203 is electrically connected.

도 4는 본 발명의 다른 실시예에 따른 플래시 기억 소자의 제조 공정을 설명하기 위한 단면도이다. 4 is a cross-sectional view illustrating a manufacturing process of a flash memory device according to another exemplary embodiment of the present invention.

상술한 도 3a 내지 도 3d의 공정이 동일하게 이루어진다. 따라서 셀 영역(a)을 포함하는 기판(300) 상에는 터널 산화막(301a)이 형성되며, 주변 영역(b)을 포 함하는 기판(300) 상에는 게이트 산화막(301b)이 형성된다. 이후 부유게이트(303), 유전체막(305) 및 마스크 도전막(307)이 차례로 형성되고, 마스크 도전막은 패터닝을 통하여 형성된 개구부를 포함한다. 그리고 개구부의 측벽에는 스페이서 구조(309)가 형성되며, 개구부 하부에 노출된 유전체막(305)이 제거된다. The process of FIGS. 3A-3D described above is performed identically. Accordingly, the tunnel oxide film 301a is formed on the substrate 300 including the cell region a, and the gate oxide film 301b is formed on the substrate 300 including the peripheral region b. Thereafter, the floating gate 303, the dielectric film 305, and the mask conductive film 307 are sequentially formed, and the mask conductive film includes an opening formed through patterning. The spacer structure 309 is formed on the sidewall of the opening, and the dielectric film 305 exposed under the opening is removed.

이후 마스크 도전막(307)과 부유게이트(303) 사이에 단차로 인한 보이드(void) 발생을 방지하기 위하여 폴리실리콘층(311)을 증착한 후, 도전물질 예를 들면, 실리사이드(313)를 적층한다. 이때에는 상술한 일실시예에서 보다 실리사이드 증착시 단차가 줄어들어 보이드가 형성되는 것을 방지할 수 있다. 이후 반사 방지막(315)을 증착한 후 패터닝을 통하여 게이트 전극을 완성한다. 이때에도 셀 영역(a) 상에 형성된 제어게이트(331)와 부유게이트(303)는 유전체막(305)에 의하여 전기적으로 격리되며, 주변 영역(b) 상에 형성된 제어게이트(333)와 부유게이트(303)는 유전체막(305)의 일부가 제거됨에 따라 전기적으로 연결된다. Thereafter, the polysilicon layer 311 is deposited to prevent voids due to the step between the mask conductive layer 307 and the floating gate 303, and then a conductive material, for example, silicide 313 is laminated. do. At this time, the step may be reduced during silicide deposition than in the above-described embodiment to prevent the formation of voids. After the deposition of the anti-reflection film 315 to complete the gate electrode by patterning. In this case, the control gate 331 and the floating gate 303 formed on the cell region a are electrically isolated by the dielectric film 305, and the control gate 333 and the floating gate formed on the peripheral region b are also separated from each other. 303 is electrically connected as a portion of dielectric film 305 is removed.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention has been described with respect to specific embodiments, various modifications are of course possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

상술한 바와 같이 본 발명에 의하면, 플래시 기억 소자 형성시 주변 영역의 트랜지스터에 부유게이트와 제어게이트 사이에 형성된 유전체막의 일부를 제거함으 로서, 부유게이트와 제어게이트를 전기적으로 연결할 수 있다. 이때 제어게이트에 포함되는 마스크 도전막을 마스크로 사용하여 유전체막을 제거함으로서 별도의 마스크 제조 공정이 필요없다. 그리고 상기 마스크 도전막에 개구부를 형성한 후 측벽에 스페이서 구조를 형성하여 개구부의 폭을 줄여 제어게이트와 부유게이트 연결시 발생할 수 있는 오정렬을 줄일 수 있다. As described above, according to the present invention, the floating gate and the control gate can be electrically connected to each other by removing a portion of the dielectric film formed between the floating gate and the control gate in the transistor of the peripheral region when the flash memory device is formed. At this time, by removing the dielectric film using a mask conductive film included in the control gate as a mask, a separate mask manufacturing process is not necessary. In addition, after the opening is formed in the mask conductive layer, a spacer structure is formed on the sidewall to reduce the misalignment that may occur when the control gate and the floating gate are connected by reducing the width of the opening.

Claims (4)

셀 영역과 주변 영역을 포함하는 기판 상에 각각 형성된 셀 영역 게이트 패턴과 주변 영역 게이트 패턴에 있어서, In the cell region gate pattern and the peripheral region gate pattern respectively formed on the substrate including the cell region and the peripheral region, 상기 셀 영역 게이트 패턴은 기판 상에 차례로 형성된 터널 산화막, 제 1 부유게이트, 제 1 유전체막 및 제 1 제어게이트를 포함하여 형성되고, The cell region gate pattern may include a tunnel oxide layer, a first floating gate, a first dielectric layer, and a first control gate, which are sequentially formed on a substrate. 상기 주변 영역 게이트 패턴은 기판 상에 차례로 형성된 게이트 산화막, 제 2 부유게이트, 제 2 유전체막 및 제 2 제어게이트를 포함하여 형성되되,The peripheral region gate pattern is formed to include a gate oxide layer, a second floating gate, a second dielectric layer, and a second control gate sequentially formed on a substrate. 상기 제 2 부유게이트와 상기 제 2 제어게이트가 전기적으로 연결되도록 상기 제 2 유전막에는 개구부를 포함하며, An opening in the second dielectric layer to electrically connect the second floating gate and the second control gate; 상기 제 2 제어게이트는 상기 개구부를 포함하는 제 2 유전막 상에 형성되며 상기 개구부를 덮지 않도록 넓은 개구부를 포함하는 마스크 도전막과;The second control gate is formed on a second dielectric layer including the opening and includes a mask conductive layer including a wide opening so as not to cover the opening; 상기 넓은 개구부의 측벽에 형성된 스페이서 구조와; 그리고 A spacer structure formed on sidewalls of the wide openings; And 상기 제 2 부유게이트와 상기 스페이서 구조 및 상기 마스크 도전막이 전기적으로 연결되도록 증착된 도전층을 포함하는 플래시 기억 소자. And a conductive layer deposited to electrically connect the second floating gate, the spacer structure, and the mask conductive layer. 제 1항에 있어서, The method of claim 1, 상기 마스크 도전막과 상기 마스크 도전막 개구부 측벽에 형성된 스페이서 구조는 동일한 물질로 형성된 플래시 기억 소자.And a spacer structure formed on sidewalls of the mask conductive film and the sidewalls of the mask conductive film opening. 셀 영역과 주변 영역을 포함하는 기판 상에 부유게이트, 유전체막 및 마스크 도전막을 형성하는 단계와;Forming a floating gate, a dielectric film, and a mask conductive film on a substrate including a cell region and a peripheral region; 상기 주변 영역의 마스크 도전막을 패터닝하여 상기 유전체막의 일부가 드러나도록 하는 개구부를 형성하는 단계와;Patterning a mask conductive film in the peripheral region to form an opening to expose a portion of the dielectric film; 상기 개구부를 포함하는 마스크 도전막의 측벽에 스페이서를 형성하는 단계와;Forming a spacer on a sidewall of the mask conductive film including the opening; 상기 측벽에 스페이서가 형성된 개구부를 포함하는 마스크 도전막의 하부에 노출된 상기 유전체막을 제거하는 단계와; 그리고 Removing the dielectric film exposed under the mask conductive film including an opening having a spacer formed on the sidewall; And 도전층을 형성하여 상기 부유게이트와 상기 측벽에 스페이서가 형성된 개구부를 포함하는 마스크 도전막을 전기적으로 연결하여 주변 영역의 트랜지스터를 형성하는 단계를 포함하는 플래시 기억 소자 제조방법.And forming a conductive layer to electrically connect a mask conductive film including the floating gate and an opening having spacers formed on the sidewalls to form a transistor in a peripheral region. 제 3항에 있어서, The method of claim 3, wherein 상기 개구부를 포함하는 마스크 도전막의 측벽에 스페이서를 형성하는 단계는 Forming a spacer on the sidewall of the mask conductive film including the opening 상기 마스크 도전막과 동일한 물질층을 증착하는 단계와; 그리고 Depositing the same material layer as the mask conductive film; And 상기 물질층을 전면식각하여 상기 마스크 도전막의 측벽에 스페이서를 형성하는 단계를 포함하는 플래시 기억 소자 제조방법.And etching a surface of the material layer to form spacers on sidewalls of the mask conductive layer.
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