KR20080078189A - Method of manufacturing a nand flash memory device - Google Patents

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Abstract

A method for manufacturing a NAND flash memory device is provided to control the round size at the upper corner of a trench by forming a spacer with a predetermined width before forming the trench. A method for manufacturing a NAND flash memory device includes the steps of: forming a pattern by etching a tunnel insulation layer(102), a conductive layer(104), and a hard mask layer(106) deposited on a semiconductor substrate(100); forming a spacer on a pattern lateral wall, which has a different etching rate from the semiconductor substrate; forming a trench(114) by etching a part of the semiconductor substrate using the pattern and the spacer as an etch mask; and making the upper corner of the trench after the spacer is formed, as controlling the round size.

Description

낸드 플래시 메모리 소자의 제조방법{Method of manufacturing a NAND flash memory device}Method of manufacturing a NAND flash memory device

도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to an embodiment of the present invention.

도 2a 내지 도 2c는 본 발명의 이 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다. 2A to 2C are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to this embodiment of the present invention.

도 3은 주변 영역에서 트렌치 상부 코너 부분의 라운딩 사이즈에 따른 스텐바이 누설 전류를 나타낸 그래프이다.3 is a graph showing a standby leakage current according to a rounding size of a trench upper corner portion in a peripheral region.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 200 : 반도체 기판 102, 202a : 터널 절연막100, 200: semiconductor substrate 102, 202a: tunnel insulating film

202b : 게이트 절연막 104, 204 : 도전막202b: gate insulating film 104, 204: conductive film

106, 206 : 하드 마스크막 108, 208 : 패턴106,206: hard mask film 108,208: pattern

110, 210 : 스페이서용 절연막 112, 212 : 스페이서110, 210: insulating film for spacer 112, 212: spacer

114, 214 : 트렌치 114, 214: trench

본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 트렌치(trench) 상부 코너의 라운딩(Top Corner Rounding; TCR) 사이즈(size)를 제어하기 위한 낸드 플래시 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a NAND flash memory device, and more particularly, to a method of manufacturing a NAND flash memory device for controlling a top corner rounding (TCR) size of a trench upper corner.

낸드 플래시 메모리 소자의 사이즈가 축소화되어 감에 따라 워드 라인과 워드 라인 사이에 간섭(interference) 효과가 발생한다. 이러한 문제는 멀티-레벨-셀(Multi Level Cell; MLC)에서 점점 더 문제시되고 있다. 기존의 방법인 도전막을 마스크로 사용하거나, 자기 정렬 플로팅 게이트(Self-Align Floating Gate)와 같은 스킴(scheme)은 간섭 효과 측면에서 취약하기 때문에 소자가 점점 축소화되어감에 따라 간섭을 최소화하기 위해 OPSS(Only P1 SA-STI)를 사용하고 있다. As the size of the NAND flash memory device is reduced, an interference effect occurs between the word line and the word line. This problem is becoming increasingly problematic in Multi Level Cell (MLC). Schemes such as conductive films as masks or self-aligning floating gates are vulnerable in terms of interference effects, so OPSS can be minimized as the device shrinks. (Only P1 SA-STI) is used.

그러나, OPSS 스킴에서 소자 분리를 위한 식각 공정시 트렌치 상부 코너의 라운딩 형성은 소자에 큰 영향을 줄 수 있는 과정인데도 불구하고 트렌치 상부 코너의 라운딩을 불균일하게 형성하거나, 트렌치 상부 코너의 라운딩 사이즈를 제어할 수 없어 소자 특성을 향상시키는 데는 큰 제한이 있다. However, in the OPSS scheme, the rounding formation of the trench upper corner during the etching process for device isolation may result in uneven rounding of the trench upper corner or control of the rounding size of the trench upper corner, even though the formation of the rounding of the upper corner of the trench may have a great effect on the device. There is a big limitation in improving the device characteristics because it cannot.

일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a general NAND flash memory device manufacturing method will be described.

반도체 기판 상부에 터널 절연막, 도전막, 하드 마스크막을 순차적으로 형성한 후 소자 분리 마스크를 이용한 식각 공정으로 하드 마스크막, 도전막, 터널 절연막 및 반도체 기판의 일부를 순차적으로 식각하여 트렌치를 형성한다. 이때, 소 자 분리 마스크를 이용한 식각 공정시 폴리머(polymer)가 형성되는 가스를 이용하여 식각 공정을 실시함으로 트렌치 측벽에 폴리머가 잔류하게 된다. 형성된 폴리머는 클리닝(cleaning) 공정을 실시하여 제거함으로써 트렌치 상부 코너를 라운딩하게 형성할 수 있다. After the tunnel insulating film, the conductive film, and the hard mask film are sequentially formed on the semiconductor substrate, a trench is formed by sequentially etching the hard mask film, the conductive film, the tunnel insulating film, and a part of the semiconductor substrate by an etching process using an element isolation mask. At this time, during the etching process using the element separation mask, the polymer remains on the trench sidewalls by performing the etching process using a gas in which the polymer is formed. The formed polymer can be formed to round the trench upper corners by carrying out a cleaning process.

그러나, 상기와 같은 방법으로 트렌치 측벽에 폴리머를 형성하면 폴리머가 불균일하게 형성되어 트렌치 상부 코너의 라운딩을 원하는 사이즈로 형성할 수 없다. 트렌치 상부 코너의 라운딩 사이즈는 크면 클수록 스텐바이(standby) 누설전류가 감소하는데, 불균일한 폴리머 형성으로 인하여 트렌치 상부 코너의 라운딩을 원하는 사이즈로 형성하지 못하기 때문에 스텐바이 누설전류가 문제시되고 있다. However, when the polymer is formed on the trench sidewalls in the same manner as described above, the polymer is unevenly formed, so that the rounding of the upper corner of the trench cannot be formed to a desired size. The larger the rounding size of the trench upper corner, the smaller the standby leakage current. However, the standby leakage current is a problem because the rounding of the trench upper corner is not formed to a desired size due to uneven polymer formation.

본 발명은 트렌치를 형성하기 전에 일정한 폭을 갖는 스페이서를 형성하여 트렌치 상부 코너 부분의 라운딩 사이즈를 원하는 사이즈로 컨트롤(control)함으로써 셀 영역에서는 싸이클링(cycling) 특성을 개선하고, 주변 영역에서는 스텐바이 전류(Standby Current)를 감소시킨다. The present invention improves the cycling characteristics in the cell region by forming a spacer having a constant width before forming the trench to control the rounding size of the upper corner portion of the trench to a desired size, and in the peripheral region, a standby current. Decreases the Standby Current.

본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 적층된 터널 절연막, 도전막 및 하드 마스크막을 식각하여 패턴을 형성한다. 패턴 측벽에 반도체 기판과 식각 선택비가 다른 스페이서를 형성한다. 패턴과 스페이서를 식각 마스크로 하여 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 스페이서를 제거하면서 트렌치 상부 코너 부분을 라운딩하게 식각하되, 라운딩 형태를 원하는 사이즈로 제어 가능하다.In the method of manufacturing a NAND flash memory device according to an embodiment of the present invention, a pattern is formed by etching a tunnel insulating film, a conductive film, and a hard mask film stacked on a semiconductor substrate. A spacer having a different etching selectivity from the semiconductor substrate is formed on the sidewall of the pattern. A portion of the semiconductor substrate is etched using the pattern and the spacer as an etching mask to form a trench. While the spacer is removed, the upper corner portion of the trench is rounded and etched, but the rounding shape can be controlled to a desired size.

상기에서, 스페이서는 반도체 기판과 식각 선택비가 다른 물질로 형성한다. 스페이서는 산화막 또는 질화막으로 형성한다. 스페이서 폭은 1Å보다 두껍고, 도전막과 도전막 사이 간격의 1/2보다 좁게 형성한다. 스페이서는 포스트 클리닝 공정으로 제거한다. 포스트 클리닝 공정은 HBr 및 O2 가스를 혼합한 혼합 가스를 이용하여 건식 식각 공정으로 실시한다. In the above, the spacer is formed of a material having a different etching selectivity from the semiconductor substrate. The spacer is formed of an oxide film or a nitride film. The spacer width is thicker than 1 mm 3 and is formed to be narrower than half of the gap between the conductive film and the conductive film. The spacer is removed by a post cleaning process. The post-cleaning process is performed by a dry etching process using a mixed gas of HBr and O 2 gas.

본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 적층된 터널 절연막, 도전막 및 하드 마스크막을 식각하여 패턴을 형성한다. 셀 영역에만 패턴 측벽에 반도체 기판과 식각 선택비가 다른 스페이서를 형성하고 주변 영역에는 스페이서를 형성하지 않는다. 패턴을 식각 마스크로 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 셀 영역에 형성된 스페이서를 제거하면서 셀 영역의 트렌치 상부 코너 부분을 라운딩하게 식각하되, 라운딩 형태를 원하는 사이즈로 제어 가능하다. In the method of manufacturing a NAND flash memory device according to an embodiment of the present invention, a pattern is formed by etching a tunnel insulating film, a conductive film, and a hard mask film stacked on a semiconductor substrate. The spacers having different etching selectivity from the semiconductor substrate are formed on the sidewalls of the pattern only in the cell region, and the spacers are not formed in the peripheral region. A portion of the semiconductor substrate is etched using the pattern as an etching mask to form a trench. While removing the spacers formed in the cell region, the etched corners of the trench upper corners of the cell region may be rounded, and the rounding shape may be controlled to a desired size.

상기에서, 스페이서 형성 공정은 패턴을 포함한 반도체 기판 상부에 스페이서용 절연막을 형성한다. 식각 공정을 실시하여 셀 영역의 패턴 측벽에 스페이서를 형성하고, 주변 영역에 형성된 스페이서용 절연막은 제거한다. 스페이서용 절연막 은 반도체 기판과 식각 선택비가 다른 물질로 형성한다. 스페이서용 절연막은 산화막 또는 질화막으로 형성한다. 주변 영역을 식각 타겟(target)으로 하여 식각 공정을 실시하게 되면 패턴 밀도 차이로 인하여 주변 영역에 형성된 스페이서용 절연막은 모두 제거된다. 셀 영역에 형성된 스페이서는 포스트 클리닝 공정으로 제거한다. 포스트 클리닝 공정은 HBr 및 O2 가스를 혼합한 혼합 가스를 이용하여 건식 식각 공정으로 실시한다.In the above, the spacer forming process forms an insulating film for a spacer on the semiconductor substrate including the pattern. The etching process is performed to form spacers on the pattern sidewalls of the cell region, and the spacer insulating layer formed in the peripheral region is removed. The insulating film for the spacer is formed of a material having a different etching selectivity from that of the semiconductor substrate. The insulating film for the spacer is formed of an oxide film or a nitride film. When the etching process is performed using the peripheral area as an etching target, all of the spacer insulating layers formed in the peripheral area are removed due to the difference in pattern density. Spacers formed in the cell region are removed by a post cleaning process. The post-cleaning process is performed by a dry etching process using a mixed gas of HBr and O 2 gas.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도로서, 셀 영역 및 주변 영역에 모두 적용 가능하다. 1A to 1E are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to an embodiment of the present invention, and are applicable to both a cell region and a peripheral region.

도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102), 플로팅 게이트용 도전막(104) 및 하드 마스크막(106)을 순차적으로 형성한다. 이때, 터널 절연막(102)은 산화물로 형성하고, 도전막(104)은 폴리실리콘막으로 형성하며, 하드 마스크막(106)은 질화막으로 형성한다. Referring to FIG. 1A, the tunnel insulating layer 102, the floating gate conductive layer 104, and the hard mask layer 106 are sequentially formed on the semiconductor substrate 100. At this time, the tunnel insulating film 102 is formed of an oxide, the conductive film 104 is formed of a polysilicon film, and the hard mask film 106 is formed of a nitride film.

도 1b를 참조하면, 하드 마스크막(106)의 일부가 노출되도록 하드 마스크막(106) 상부에 포토레지스트 패턴(미도시)을 형성한 후 포토레지스트 패턴을 식각하는 식각 마스크로 하드 마스크막(106)을 패터닝한다. 포토레지스트 패턴을 제거 한 후 패터닝된 하드 마스크막(106)을 식각하는 식각 마스크로 도전막(104) 및 터널 절연막(102)을 식각하여 터널 절연막(102), 도전막(104) 및 하드 마스크막(106)으로 이루어진 패턴(108)을 형성한다. 패턴(108)을 포함한 반도체 기판(100) 상부에 스페이서용 절연막(110)을 형성한다. 이때, 스페이서용 절연막(110)은 반도체 기판(100)과 식각 선택비가 다른 물질로 형성하되, 바람직하게는 산화막 또는 질화막으로 형성한다. Referring to FIG. 1B, after forming a photoresist pattern (not shown) on the hard mask layer 106 to expose a portion of the hard mask layer 106, the hard mask layer 106 is an etching mask that etches the photoresist pattern. Pattern). After the photoresist pattern is removed, the conductive film 104 and the tunnel insulating film 102 are etched using an etching mask to etch the patterned hard mask film 106, thereby tunneling the insulating film 102, the conductive film 104, and the hard mask film. A pattern 108 consisting of 106 is formed. An insulating layer 110 for spacers is formed on the semiconductor substrate 100 including the pattern 108. In this case, the spacer insulating layer 110 is formed of a material having a different etching selectivity from that of the semiconductor substrate 100, but is preferably formed of an oxide film or a nitride film.

도 1c를 참조하면, 식각 공정으로 스페이서용 절연막(110)을 식각하여 패턴(108) 측벽에 스페이서(112)를 형성한다. 이때, 스페이서(112) 폭은 1Å보다 두껍고, 도전막(104)과 도전막(104) 사이 간격의 1/2보다 좁게 형성한다. 스페이서(112) 폭 사이즈는 식각 공정시 식각 시간으로 제어할 수 있다. Referring to FIG. 1C, the spacer insulating layer 110 is etched through an etching process to form the spacer 112 on the sidewall of the pattern 108. At this time, the width of the spacer 112 is thicker than 1 mm, and is formed to be narrower than 1/2 of the gap between the conductive film 104 and the conductive film 104. The width of the spacer 112 may be controlled by an etching time during an etching process.

도 1d를 참조하면, 패턴(108)과 스페이서(112)를 식각하는 식각 마스크로 반도체 기판(100)의 일부를 식각하여 트렌치(114)를 형성한다. Referring to FIG. 1D, a portion of the semiconductor substrate 100 is etched using an etching mask for etching the pattern 108 and the spacer 112 to form the trench 114.

도 1e를 참조하면, 패턴(108) 측벽에 형성된 스페이서(112)를 제거하면서 트렌치(114) 상부 코너 부분을 라운딩(A)하게 식각한다. 이때, 스페이서(112)는 포스트 클리닝(post cleaning) 공정으로 제거한다. 포스트 클리닝 공정은 HBr 및 O2 가스를 혼합한 혼합 가스를 이용하여 건식(dry) 식각 공정으로 실시한다. Referring to FIG. 1E, the upper corner portion of the trench 114 is etched (A) while removing the spacer 112 formed on the sidewall of the pattern 108. At this time, the spacer 112 is removed by a post cleaning process. The post-cleaning process is performed by a dry etching process using a mixed gas of HBr and O 2 gas.

상기와 같이, 스페이서(112)가 식각되면서 노출되는 반도체 기판(100)의 표면이 함께 식각되어 트렌치(114) 상부 모서리가 라운딩(A) 형태로 형성되고, 스페이서(112) 식각 공정시 HBr 및 O2 가스를 혼합한 혼합 가스를 이용함으로써 산화막 이나 질화막과 반도체 기판(100)의 식각 선택비를 용이하게 제어할 수 있어 라운딩(A) 형태의 사이즈 제어가 가능하다. 스페이서(112) 폭 사이즈도 식각 공정시 식각 시간으로 용이하게 제어할 수 있다. As described above, the surface of the semiconductor substrate 100 exposed as the spacer 112 is etched is etched together to form the upper corner of the trench 114 in the form of a rounding (A), and HBr and O during the etching process of the spacer 112. By using the mixed gas of the two gases, the etching selectivity of the oxide film, the nitride film and the semiconductor substrate 100 can be easily controlled, and thus the size control in the form of rounding (A) is possible. The width of the spacer 112 may also be easily controlled by the etching time during the etching process.

또한, 트렌치(114) 상부 모서리 부분을 라운딩(A)하게 형성함으로써 셀 영역에서는 싸이클링(cycling) 특성이 개선되고, 주변 영역에서는 스텐바이 전류(Standby Current)가 감소한다. In addition, by forming the upper corner portion of the trench 114 as a rounding (A), cycling characteristics are improved in the cell region, and standby current is reduced in the peripheral region.

도 2a 내지 도 2c는 본 발명의 이 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다. 2A to 2C are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to this embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(200) 상부의 셀 영역에 터널 절연막(202a)을 형성하고, 주변 영역에 게이트 절연막(202b)을 형성한다. 이때, 터널 절연막(202a)과 게이트 절연막(202b)은 산화물로 형성한다. 터널 절연막(202a)과 게이트 절연막(202b) 상부에 플로팅 게이트용 도전막(204) 및 하드 마스크막(206)을 순차적으로 형성한다. 이때, 도전막(204)은 폴리실리콘막으로 형성하고, 하드 마스크막(206)은 질화막으로 형성한다. Referring to FIG. 2A, the tunnel insulation layer 202a is formed in the cell region on the semiconductor substrate 200, and the gate insulation layer 202b is formed in the peripheral region. At this time, the tunnel insulating film 202a and the gate insulating film 202b are formed of an oxide. The floating gate conductive film 204 and the hard mask film 206 are sequentially formed on the tunnel insulating film 202a and the gate insulating film 202b. At this time, the conductive film 204 is formed of a polysilicon film, and the hard mask film 206 is formed of a nitride film.

그런 다음, 하드 마스크막(206)의 일부가 노출되도록 하드 마스크막(206) 상부에 포토레지스트 패턴(미도시)을 형성한 후 포토레지스트 패턴을 식각하는 식각 마스크로 하여 하드 마스크막(206)을 패터닝한다. 포토레지스트 패턴을 제거한 후 패터닝된 하드 마스크막(206)을 식각하는 식각 마스크로 도전막(204), 터널 절연막(202a) 및 게이트 절연막(202b)을 식각하여 터널 절연막(202a) 또는 게이트 절연 막(202b), 도전막(204) 및 하드 마스크막(206)으로 이루어진 패턴(208)을 형성한다. 패턴(208)을 포함한 반도체 기판(200) 상부에 스페이서용 절연막(210)을 형성한다. 이때, 스페이서용 절연막(210)은 반도체 기판(200)과 식각 선택비가 다른 물질로 형성하되, 바람직하게는 산화막 또는 질화막으로 형성한다. Next, a photoresist pattern (not shown) is formed on the hard mask layer 206 so that a part of the hard mask layer 206 is exposed, and then the hard mask layer 206 is used as an etching mask for etching the photoresist pattern. Pattern. After the photoresist pattern is removed, the conductive film 204, the tunnel insulating film 202a, and the gate insulating film 202b are etched using an etching mask for etching the patterned hard mask film 206 to form a tunnel insulating film 202a or a gate insulating film ( 202b, a conductive film 204 and a hard mask film 206 are formed. An insulating layer 210 for spacers is formed on the semiconductor substrate 200 including the pattern 208. In this case, the spacer insulating film 210 may be formed of a material having a different etching selectivity from that of the semiconductor substrate 200, and is preferably formed of an oxide film or a nitride film.

도 2b를 참조하면, 식각 공정으로 스페이서용 절연막(210)을 식각하여 셀 영역의 패턴(208) 측벽에 스페이서(212)를 형성하고, 주변 영역에서는 스페이서용 절연막(210)이 제거된다. 이때, 주변 영역을 타겟(target)으로 하여 식각 공정을 실시하게 되면 패턴 밀도 차이로 인하여 주변 영역에 형성된 스페이서용 절연막(210)은 모두 제거되지만, 셀 영역에는 스페이서용 절연막(210)이 일부 제거되어 스페이서(212) 형태로 잔류하게 된다. Referring to FIG. 2B, the spacer insulating layer 210 is etched by an etching process to form the spacer 212 on sidewalls of the pattern 208 of the cell region, and the spacer insulating layer 210 is removed in the peripheral region. In this case, when the etching process is performed using the peripheral area as a target, all of the spacer insulating film 210 formed in the peripheral area is removed due to the difference in pattern density, but the spacer insulating film 210 is partially removed in the cell area. It remains in the form of a spacer 212.

도 2c를 참조하면, 셀 영역에서는 패턴(208)과 스페이서(212)를, 주변 영역에서는 패턴(208)을 식각하는 식각 마스크로 반도체 기판(200)의 일부를 식각하여 트렌치(214)를 형성한다. Referring to FIG. 2C, a trench 214 is formed by etching a portion of the semiconductor substrate 200 with an etching mask for etching the pattern 208 and the spacer 212 in the cell region and the pattern 208 in the peripheral region. .

그런 다음, 셀 영역에 형성된 스페이서(212)를 제거하면서 트렌치(214) 상부 코너 부분을 라운딩(B)하게 식각한다. 이때, 스페이서(212)는 포스트 클리닝 공정으로 제거한다. 포스트 클리닝 공정은 HBr 및 O2 가스를 혼합한 혼합 가스를 이용하여 건식 식각 공정으로 실시한다. 트렌치(214) 상부 코너 부분을 라운딩(B)하게 형성함으로써 셀 영역에서는 싸이클링 특성이 개선된다. Then, the upper corner portion of the trench 214 is etched (B) while removing the spacer 212 formed in the cell region. At this time, the spacer 212 is removed by a post cleaning process. The post-cleaning process is performed by a dry etching process using a mixed gas of HBr and O 2 gas. Cycling characteristics are improved in the cell region by forming the upper corner portion of the trench 214 rounded (B).

상기와 같이, 셀 영역에만 형성된 스페이서(212)를 식각하면서 노출되는 반 도체 기판(200)의 표면도 함께 식각하여 트렌치(214) 상부 모서리 부분을 라운딩(B) 형태로 형성하고, 주변 영역은 트렌치(214) 상부 코너 부분을 라운딩하게 형성하지 않는다(C). 이렇게 셀 영역과 주변 영역의 트렌치(214) 상부 모서리 부분을 다르게 형성할 수 있다(B 및 C). As described above, the surface of the semiconductor substrate 200 exposed while etching the spacer 212 formed only in the cell region is also etched to form the upper edge portion of the trench 214 in the form of rounding (B), and the peripheral region is formed in the trench. (214) The upper corner portion is not formed round (C). In this way, the upper edge portion of the trench 214 of the cell region and the peripheral region may be formed differently (B and C).

도 3은 주변 영역에서 트렌치 상부 코너 부분의 라운딩 사이즈에 따른 스텐바이 누설 전류를 나타낸 그래프이다.3 is a graph showing a standby leakage current according to a rounding size of a trench upper corner portion in a peripheral region.

트렌치 상부 코너 부분의 라운딩 사이즈가 40Å, 70Å, 100Å, 125Å일 때 스텐바이 CMOS 전류와 누설 전류를 나타낸 것으로, 트렌치 상부 코너 부분의 라운딩 사이즈가 작을수록 스텐바이 CMOS 전류와 누설 전류가 커지고, 트렌치 상부 코너 부분의 라운딩 사이즈가 클수록 스텐바이 CMOS 전류와 누설 전류가 감소하는 것을 알 수 있다. It shows the standby CMOS current and leakage current when the rounding size of the trench upper corner is 40Å, 70Å, 100Å, 125Å.The smaller the rounding size of the upper trench, the larger the standby CMOS current and leakage current. It can be seen that the larger the rounding size of the corner portion, the smaller the standby CMOS current and the leakage current.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 트렌치를 형성하기 전에 형성된 일정한 폭을 갖는 스페이서를 식각 시간으로 용이하게 제어할 수 있다. First, a spacer having a constant width formed before forming the trench can be easily controlled by the etching time.

둘째, 스페이서가 식각되면서 노출되는 반도체 기판의 표면이 함께 식각되어 트렌치 상부 모서리가 라운딩 형태로 형성될 수 있다.Second, the surface of the semiconductor substrate exposed as the spacer is etched may be etched together to form a rounded upper corner of the trench.

셋째, 스페이서 식각 공정시 HBr 및 O2 가스를 혼합한 혼합 가스를 이용함으로써 산화막이나 질화막과 반도체 기판의 식각 선택비를 용이하게 제어할 수 있어 라운딩 형태의 사이즈 제어가 가능하다. Third, by using a mixed gas mixed with HBr and O 2 gas during the spacer etching process, it is possible to easily control the etching selectivity of the oxide film, the nitride film and the semiconductor substrate, thereby enabling rounding size control.

넷째, 트렌치 상부 모서리 부분을 라운딩하게 형성함으로써 셀 영역에서는 싸이클링(cycling) 특성을 개선하고, 주변 영역에서는 스텐바이 전류(Standby Current)를 감소시킨다. Fourth, by forming the upper corner portion of the trench, the cycling characteristics are improved in the cell region, and the standby current is reduced in the peripheral region.

다섯째, 셀 영역에만 스페이서를 형성하여 셀 영역의 트렌치 상부 코너 부분만 라운딩하게 형성하고, 주변 영역에는 트렌치 상부 코너 부분을 라운딩하게 형성하지 않을 수 있다. Fifth, a spacer may be formed only in the cell region to round only the upper corner portion of the trench in the cell region, and may not be formed to round the trench upper corner portion in the peripheral region.

Claims (13)

반도체 기판 상부에 적층된 터널 절연막, 도전막 및 하드 마스크막을 식각하여 패턴을 형성하는 단계;Etching the tunnel insulating film, the conductive film, and the hard mask film stacked on the semiconductor substrate to form a pattern; 상기 패턴 측벽에 상기 반도체 기판과 식각 선택비가 다른 스페이서를 형성하는 단계;Forming a spacer having a different etching selectivity from the semiconductor substrate on the sidewall of the pattern; 상기 패턴과 스페이서를 식각 마스크로 하여 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계; 및Etching a portion of the semiconductor substrate using the pattern and the spacer as an etching mask to form a trench; And 상기 스페이서를 제거하면서 상기 트렌치 상부 코너 부분을 라운딩하게 식각하되, 상기 라운딩 형태를 원하는 사이즈로 제어 가능하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.And etching the rounded upper corner portion of the trench while removing the spacer, and controlling the rounding shape to a desired size. 제1항에 있어서, The method of claim 1, 상기 스페이서는 상기 반도체 기판과 식각 선택비가 다른 물질로 형성하는 낸드 플래시 메모리 소자의 제조방법.And the spacer is formed of a material having an etch selectivity different from that of the semiconductor substrate. 제1항에 있어서, The method of claim 1, 상기 스페이서는 산화막 또는 질화막으로 형성하는 낸드 플래시 메모리 소자 의 제조방법.And the spacer is formed of an oxide film or a nitride film. 제1항에 있어서, The method of claim 1, 상기 스페이서 폭은 1Å보다 두껍고, 상기 도전막과 도전막 사이 간격의 1/2보다 좁게 형성하는 낸드 플래시 메모리 소자의 제조방법.And the spacer width is greater than 1 kHz and narrower than half of the gap between the conductive film and the conductive film. 제1항에 있어서, The method of claim 1, 상기 스페이서는 포스트 클리닝 공정으로 제거하는 낸드 플래시 메모리 소자의 제조방법. And manufacturing the NAND flash memory device by removing the spacers by a post cleaning process. 제5항에 있어서,The method of claim 5, 상기 포스트 클리닝 공정은 HBr 및 O2 가스를 혼합한 혼합 가스를 이용하여 건식 식각 공정으로 실시하는 낸드 플래시 메모리 소자의 제조방법. The post-cleaning process is a manufacturing method of the NAND flash memory device to be carried out in a dry etching process using a mixed gas mixed with HBr and O 2 gas. 반도체 기판 상부에 적층된 터널 절연막, 도전막 및 하드 마스크막을 식각하 여 패턴을 형성하는 단계;Etching the tunnel insulating film, the conductive film, and the hard mask film stacked on the semiconductor substrate to form a pattern; 셀 영역에만 상기 패턴 측벽에 상기 반도체 기판과 식각 선택비가 다른 스페이서를 형성하고 주변 영역에는 상기 스페이서를 형성하지 않는 단계;Forming a spacer having a different etching selectivity from the semiconductor substrate on the sidewall of the pattern only in a cell region, and not forming the spacer in a peripheral region; 상기 패턴을 식각 마스크로 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계; 및Etching a portion of the semiconductor substrate using the pattern as an etch mask to form a trench; And 상기 셀 영역에 형성된 상기 스페이서를 제거하면서 상기 셀 영역의 상기 트렌치 상부 코너 부분을 라운딩하게 식각하되, 상기 라운딩 형태를 원하는 사이즈로 제어 가능하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.And etching the rounded corners of the trench upper corners of the cell region while removing the spacers formed in the cell region, and controlling the rounding shape to a desired size. 제7항에 있어서,The method of claim 7, wherein 상기 스페이서 형성 공정은The spacer forming process 상기 패턴을 포함한 상기 반도체 기판 상부에 스페이서용 절연막을 형성하는 단계; 및Forming an insulating film for a spacer on the semiconductor substrate including the pattern; And 식각 공정을 실시하여 상기 셀 영역의 상기 패턴 측벽에 상기 스페이서를 형성하고, 상기 주변 영역에 형성된 상기 스페이서용 절연막은 제거하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.And forming the spacers on the pattern sidewalls of the cell region by performing an etching process, and removing the spacer insulating layer formed on the peripheral region. 제8항에 있어서,The method of claim 8, 상기 스페이서용 절연막은 상기 반도체 기판과 식각 선택비가 다른 물질로 형성하는 낸드 플래시 메모리 소자의 제조방법.The spacer insulating layer is formed of a material having a different etching selectivity from the semiconductor substrate. 제8항에 있어서,The method of claim 8, 상기 스페이서용 절연막은 산화막 또는 질화막으로 형성하는 낸드 플래시 메모리 소자의 제조방법.And the insulating film for spacers is formed of an oxide film or a nitride film. 제8항에 있어서,The method of claim 8, 상기 주변 영역을 식각 타겟(target)으로 하여 상기 식각 공정을 실시하게 되면 패턴 밀도 차이로 인하여 상기 주변 영역에 형성된 상기 스페이서용 절연막은 모두 제거되는 낸드 플래시 메모리 소자의 제조방법.When the etching process is performed using the peripheral region as an etch target, the spacer insulating film formed in the peripheral region is removed due to a difference in pattern density. 제7항에 있어서,The method of claim 7, wherein 상기 셀 영역에 형성된 상기 스페이서는 포스트 클리닝 공정으로 제거하는 낸드 플래시 메모리 소자의 제조방법. The spacer formed in the cell region is removed by a post-cleaning process. 제12항에 있어서,The method of claim 12, 상기 포스트 클리닝 공정은 HBr 및 O2 가스를 혼합한 혼합 가스를 이용하여 건식 식각 공정으로 실시하는 낸드 플래시 메모리 소자의 제조방법. The post-cleaning process is a manufacturing method of the NAND flash memory device to be carried out in a dry etching process using a mixed gas mixed with HBr and O 2 gas.
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