KR20070087376A - Flash memory device and method of fabricating thereof - Google Patents

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Abstract

A flash memory device and its manufacturing method are provided to reduce capacitance of a tunnel oxide layer and to improve the coupling ratio by reducing a contacting area between the tunnel oxide layer and a conductive layer for a floating gate. After a tunnel oxide layer(102) and a buffer oxide layer(104) are formed on the upper portion of a semiconductor substrate(100), parts of the buffer oxide layer and the tunnel oxide layer are etched. After a conductive layer(108) for a floating gate is formed on the upper portion of the entire structure, the conductive layer for a floating gate, the buffer oxide layers, the tunnel oxide layer, and the semiconductor substrate are etched to form a trench. After a dielectric is formed in the trench to form an isolation layer(118), the isolation layer is etched in a predetermined thickness. The tunnel oxide layer is formed in 50 to 500 Å thick. The buffer oxide layer is formed in 50 to 1000 Å thick.

Description

플래시 메모리 소자 및 그 제조방법{Flash memory device and method of fabricating thereof}Flash memory device and method for manufacturing the same

도 1은 소자의 사이즈에 따른 커플링 비(CR)를 나타낸 것이다.1 shows a coupling ratio CR according to the size of an element.

도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 플래시 메모리 소자 및 그 제조방법을 설명하기 위해 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a flash memory device and a method of manufacturing the same according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 산화막100 semiconductor substrate 102 tunnel oxide film

104 : 제1 버퍼 산화막 106 : 제1 포토레지스트 패턴104: first buffer oxide film 106: first photoresist pattern

108 : 플로팅 게이트용 도전층 110 : 제2 버퍼 산화막108: conductive layer for floating gate 110: second buffer oxide film

112 : 질화막 114 : 제2 포토레지스트 패턴112 nitride film 114 second photoresist pattern

116 : 트렌치 118 : 소자 분리막116 trench 118 device isolation

본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 특히, 공정 마진의 감소 없이 커플링 비(Coupling Ratio; CR)를 증가시켜 셀의 동작 성능을 향상시키기 위한 플래시 메모리 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a flash memory device and a method of manufacturing the same for improving a cell operating performance by increasing a coupling ratio (CR) without reducing a process margin. will be.

플래시 메모리 소자가 축소화되어감에 따라 기존의 SA-STI(Self Aligned-Shollow Trench Isolation) 공정을 이용하여 소자 분리막을 형성할 경우 공정의 용이성 및 공정 마진 확보가 감소하고, 셀간의 간격이 좁아지면서 셀간의 간섭(interferece) 현상이 증가하게 된다. 이를 극복하기 위해 SA-STI 공정을 변형하여 사용하고 있는데 이에 대한 설명은 다음과 같다.As flash memory devices shrink, forming device isolation layers using a conventional self-aligned-hollow trench isolation (SA-STI) process reduces process ease and process margins and reduces cell spacing. The interference phenomenon between the liver increases. In order to overcome this problem, the SA-STI process is modified and used.

반도체 기판상에 터널 산화막 및 플로팅 게이트용 폴리실리콘막을 형성한 후 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조상에 절연막을 형성한 후 폴리실리콘막 상부가 노출되도록 절연막을 연마하여 소자 분리막을 형성한다. 소자 분리막을 소정 두께 식각한 후 전체 구조 상부에 유전체막 및 컨트롤 게이트용 폴리실리콘막을 형성한다. 이러한 공정을 이용할 경우, 50nm 이하의 소자에서도 안정적으로 소자 분리막과 플로팅 게이트를 형성할 수 있다. After the tunnel oxide film and the floating silicon polysilicon film are formed on the semiconductor substrate, a portion of the polysilicon film, the tunnel oxide film and the semiconductor substrate is etched to form a trench. After the insulating film is formed on the entire structure to fill the trench, the insulating film is polished to expose the upper portion of the polysilicon film to form an isolation layer. After the device isolation layer is etched to a predetermined thickness, a dielectric film and a polysilicon film for control gate are formed on the entire structure. Using this process, the device isolation layer and the floating gate can be stably formed even in a device of 50 nm or less.

그러나, 상술한 방법은 SA-STI 방법에 비해 플로팅 게이트와 컨트롤 게이트 간의 유전체막 면적이 감소하여 커플링 비(CR)가 감소하게 된다. 특히, 이 커플링 비(CR)는 도 1에 나타난 바와 같이 소자가 축소화됨에 따라 점점 더 감소하게 된다. 도 1은 소자의 사이즈에 따른 커플링 비(CR)를 나타낸 것으로서, 소자가 70nm이상에서는 0.5 이상의 커플링 비(CR)를 확보할 수 있지만, 소자가 70nm이하에서는 0.5 수준의 커플링 비(CR)를 유지하는 것이 어렵다. However, the aforementioned method reduces the dielectric film area between the floating gate and the control gate compared to the SA-STI method, thereby reducing the coupling ratio CR. In particular, this coupling ratio CR is gradually reduced as the device is reduced as shown in FIG. 1 shows a coupling ratio (CR) according to the size of a device, the device can secure a coupling ratio (CR) of 0.5 or more at 70 nm or more, but a coupling ratio (CR) of 0.5 level at a device of 70 nm or less. ) Is difficult to maintain.

또한, 커플링 비(CR)는 셀의 프로그램 동작과 소거 동작의 성능을 좌우하는 중요한 요소이기 때문에 커플링 비(CR)를 0.5 이상 확보하지 못하면, 셀의 동작 자체가 어렵게 된다. 한편, 터널 산화막과 유전체막의 두께를 감소시키거나, 셀의 문턱 전압(Vt)을 조절하기 위한 이온 주입 공정을 통해 프로그램 문턱 전압(Vt)을 증가시킬 수 있지만, 이 또한, 커플링 비(CR)를 0.5 이상 확보한 상태에서만 가능한 방법이다. 따라서, 소자가 축소화됨에 따라 커플링 비(CR)는 감소하여 0.5 이상을 확보할 수 없으므로 셀의 동작 성능을 향상시킬 수 없다. In addition, since the coupling ratio CR is an important factor that determines the performance of the program operation and the erase operation of the cell, when the coupling ratio CR is not secured to 0.5 or more, the operation of the cell itself becomes difficult. Meanwhile, although the program threshold voltage Vt may be increased through the ion implantation process for reducing the thickness of the tunnel oxide layer and the dielectric layer or adjusting the threshold voltage Vt of the cell, the coupling ratio CR may also be increased. This is possible only when 0.5 or more is secured. Therefore, as the device shrinks, the coupling ratio CR decreases, so that 0.5 or more cannot be secured, and thus the operation performance of the cell cannot be improved.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 공정 마진의 감소 없이 커플링 비(CR)를 증가시켜 셀의 동작 성능을 향상시키기 위한 플래시 메모리 소자 및 그 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention devised to solve the above problems is to provide a flash memory device and a method of manufacturing the same for improving the operating performance of a cell by increasing the coupling ratio (CR) without reducing process margins.

본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 터널 산화막 및 버퍼 산화막을 형성한 후 상기 버퍼 산화막 및 터널 산화막의 일부를 식각하는 단계와, 전체 구조 상부에 플로팅 게이트용 도전층을 형성한 후 상기 플로팅 게이트용 도전층, 버퍼 산화막, 터널 산화막 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 형성 하여 소자 분리막을 형성한 후 상기 소자 분리막을 소정 두께 식각하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.A method of manufacturing a flash memory device according to an embodiment of the present invention includes forming a tunnel oxide film and a buffer oxide film on a semiconductor substrate, and then etching a portion of the buffer oxide film and the tunnel oxide film, and for floating gates over the entire structure. Forming a trench by etching a predetermined region of the floating gate conductive layer, the buffer oxide layer, the tunnel oxide layer, and the semiconductor substrate after forming the conductive layer; forming an isolation layer by forming an insulating layer in the trench; It provides a method of manufacturing a flash memory device comprising the step of etching a predetermined thickness.

본 발명의 일 실시 예에 따른 플래시 메모리 소자는, 반도체 기판 상부에 단차를 갖도록 형성된 터널 산화막과, 상기 터널 산화막 상부에 형성되고, 산화막에 의해 양 측면의 일부에 캡핑되고, 상기 터널 산화막 및 상기 산화막에 의해 소정의 단차를 갖도록 형성된 플로팅 게이트를 포함하는 플래시 메모리 소자를 제공한다.A flash memory device according to an embodiment of the present invention may include a tunnel oxide film formed to have a step on an upper portion of a semiconductor substrate, a tunnel oxide film formed on an upper portion of the tunnel oxide film, and capped on portions of both sides by an oxide film, and the tunnel oxide film and the oxide film. By providing a flash memory device including a floating gate formed to have a predetermined step by.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2A to 2D are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 터널 산화막(102) 및 제1 버퍼 산화막(104)을 순차적으로 형성한다. 이때, 터널 산화막(102)은 50Å 내지 500Å의 두께로 성장시켜 형성하고, 제1 버퍼 산화막(104)은 50Å 내지 1000Å의 두께로 성장 또는 증착시켜 형성한다. 제1 버퍼 산화막(104) 상에 소정의 영역이 노출되도록 제1 포토레지스트(106)를 형성한다. 셀 게이트가 형성될 영역의 일부가 노출되도록 제1 포토레지스트(106)를 패터닝한다. 패터닝된 제1 포토레지스트(106)를 마스크로 제1 버퍼 산화막(104) 및 터널 산화막(102)의 일부를 식각한다. 이때, 반도체 기판(100)이 노출되지 않도록 터널 산화막(102)이 30Å 내지 200Å의 두께로 잔류하도 록 한다.Referring to FIG. 2A, the tunnel oxide film 102 and the first buffer oxide film 104 are sequentially formed on the semiconductor substrate 100. In this case, the tunnel oxide film 102 is formed by growing to a thickness of 50 kPa to 500 kPa, and the first buffer oxide film 104 is formed by growing or depositing to a thickness of 50 kPa to 1000 kPa. The first photoresist 106 is formed on the first buffer oxide film 104 to expose a predetermined region. The first photoresist 106 is patterned to expose a portion of the region where the cell gate is to be formed. A portion of the first buffer oxide film 104 and the tunnel oxide film 102 is etched using the patterned first photoresist 106 as a mask. At this time, the tunnel oxide film 102 is left to have a thickness of 30 kPa to 200 kPa so that the semiconductor substrate 100 is not exposed.

이때, 제1 버퍼 산화막(104)과 터널 산화막(102)의 식각 공정은 BOE(Buffer Oxide Etch)를 이용하여 습식 식각 공정을 실시하거나, 제1 버퍼 산화막(104)을 건식 식각한 후 터널 산화막(102)을 습식 식각하여 실시한다. In this case, the etching process of the first buffer oxide film 104 and the tunnel oxide film 102 may be performed by performing a wet etching process using a buffer oxide etching (BOE) or by dry etching the first buffer oxide film 104 and then tunnel oxide film ( 102) by wet etching.

도 2b를 참조하면, 제1 포토레지스트(106)를 제거한 후 전체 구조상에 플로팅 게이트용 도전층(108), 제2 버퍼 산화막(110) 및 질화막(112)을 순차적으로 형성한다. 이때, 플로팅 게이트용 도전층(108), 제2 버퍼 산화막(110) 및 질화막(112)의 적층 구조는 제1 버퍼 산화막(104)과 터널 산화막(102)의 단차로 인해 소정의 단차를 갖게된다. 질화막(112) 상부에 제2 포토레지스트(114)을 형성한다. 그리고, 소자 분리 마스크를 이용한 사진 및 현상 공정으로 제2 포토레지스트(114)를 패터닝한다.Referring to FIG. 2B, after removing the first photoresist 106, the floating gate conductive layer 108, the second buffer oxide film 110, and the nitride film 112 are sequentially formed on the entire structure. In this case, the stacked structure of the floating gate conductive layer 108, the second buffer oxide film 110, and the nitride film 112 may have a predetermined step due to the step difference between the first buffer oxide film 104 and the tunnel oxide film 102. . The second photoresist 114 is formed on the nitride film 112. The second photoresist 114 is patterned by a photolithography and a developing process using an element isolation mask.

도 2c를 참조하면, 패터닝된 제2 포토레지스트(114)를 마스크로 질화막(112), 제2 버퍼 산화막(110)을 식각한 후 제2 포토레지스트(114)를 제거한다. 패터닝된 질화막(112) 및 제2 버퍼 산화막(110)을 마스크로 플로팅 게이트용 도전층(108), 제1 버퍼 산화막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(116)를 형성한 후 질화막(112) 및 제2 버퍼 산화막(110)을 제거한다.Referring to FIG. 2C, after etching the nitride layer 112 and the second buffer oxide layer 110 using the patterned second photoresist 114 as a mask, the second photoresist 114 is removed. By etching the patterned nitride film 112 and the second buffer oxide film 110 as a mask, the floating gate conductive layer 108, the first buffer oxide film 104, the tunnel oxide film 102, and a part of the semiconductor substrate 100 are etched. After the trench 116 is formed, the nitride film 112 and the second buffer oxide film 110 are removed.

도 2d를 참조하면, 트렌치(116)가 매립되도록 전체 구조 상부에 절연막, 예컨데 HDP(High Density Plasma) 산화막을 형성한 후 플로팅 게이트용 도전층(108) 상부가 노출될 때까지 HDP 산화막을 연마하여 소자 분리막(118)을 형성한다. 소자 분리막(118)의 EFH(Effective Field Height)를 조절하기 위하여 소자 분리막(118) 을 소정 두께 식각한다. 이때, 소자 분리막(118)의 EFH를 조절하는 동안에 플로팅 게이트용 도전층(108) 상부에 잔류하는 절연막도 같이 제거된다. Referring to FIG. 2D, an insulating film, for example, an HDP (High Density Plasma) oxide film is formed over the entire structure to fill the trench 116, and then the HDP oxide film is polished until the upper portion of the conductive layer 108 for the floating gate is exposed. An isolation layer 118 is formed. In order to adjust the effective field height (EFH) of the device isolation layer 118, the device isolation layer 118 is etched by a predetermined thickness. At this time, the insulating film remaining on the floating gate conductive layer 108 is also removed while adjusting the EFH of the device isolation layer 118.

도면에는 제시되어 있지 않지만, 전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전층을 형성한 후 도전층, 유전체막, 플로팅 게이트용 도전층(108)을 패터닝함으로써 소자 분리막(118)과 수직한 방향으로 게이트를 형성한다.Although not shown in the drawings, the conductive layer for the dielectric film and the control gate is formed on the entire structure, and then the conductive layer, the dielectric film, and the floating gate conductive layer 108 are patterned in a direction perpendicular to the device isolation film 118. Form a gate.

도 2d의 a와 같이 터널 산화막(102)과 플로팅 게이트용 도전층(108)과의 접촉 면적을 감소시킴으로써 터널 산화막(102)의 캐패시턴스(capacitance)가 감소하고, 터널 산화막(102)의 캐패시턴스가 감소하면 전체 캐패시턴스가 감소함으로 커플링 비(CR)는 터널 산화막(102)의 면적이 감소한 만큼 증가한다. By reducing the contact area between the tunnel oxide film 102 and the floating gate conductive layer 108 as shown in FIG. 2D, the capacitance of the tunnel oxide film 102 is reduced, and the capacitance of the tunnel oxide film 102 is reduced. When the total capacitance decreases, the coupling ratio CR increases as the area of the tunnel oxide film 102 decreases.

또한, 컨트롤 게이트에 의해 실드 되지 않은 플로팅 게이트와 플로팅 게이트 사이에 제1 버퍼 산화막(104)이 형성되어 있음으로써 도 2d의 b와 같이 플로팅 게이트와 플로팅 게이트 간에 거리가 증가하여 플로팅 게이트와 플로팅 게이트 간의 캐패시턴스가 감소하게 되고, 이로 인하여 셀 간의 간섭(interference) 효과를 감소시킬 수 있다.In addition, since the first buffer oxide film 104 is formed between the floating gate and the floating gate that are not shielded by the control gate, the distance between the floating gate and the floating gate increases as shown in b of FIG. 2D, and thus, between the floating gate and the floating gate. The capacitance is reduced, thereby reducing the interference effect between cells.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 터널 산화막과 플로팅 게이트용 도전층과의 접촉 면적을 감소시킴으로써 터널 산화막의 캐패시턴스가 감소하고, 터널 산화막의 캐패시턴스가 감소하면 전체 캐패시턴스가 감소함으로 커플링 비(CR)는 터널 산화막의 면적이 감소한 만큼 증가시킬 수 있다.First, the capacitance of the tunnel oxide film is decreased by reducing the contact area between the tunnel oxide film and the conductive layer for the floating gate, and when the capacitance of the tunnel oxide film is decreased, the total capacitance is decreased, so that the coupling ratio CR decreases the area of the tunnel oxide film. Can be increased by

둘째, 버퍼 산화막과 터널 산화막의 일부를 식각함으로써 유전체막의 면적이 증가하여 커플링 비(CR)를 향상시킬 수 있다.Second, by etching a portion of the buffer oxide film and the tunnel oxide film, an area of the dielectric film may be increased to improve the coupling ratio CR.

셋째, 컨트롤 게이트에 의해 실드 되지 않은 플로팅 게이트와 플로팅 게이트 사이에 제1 버퍼 산화막이 형성되어 있음으로써 플로팅 게이트와 플로팅 게이트 간에 거리가 증가하여 플로팅 게이트와 플로팅 게이트 간의 캐패시턴스가 감소하게 되고, 이로 인하여 셀 간의 간섭 효과를 감소시킬 수 있다.Third, the first buffer oxide layer is formed between the floating gate and the floating gate which is not shielded by the control gate, thereby increasing the distance between the floating gate and the floating gate, thereby reducing the capacitance between the floating gate and the floating gate, thereby reducing the cell. The interference effect of the liver can be reduced.

Claims (8)

반도체 기판 상부에 단차를 갖도록 형성된 터널 산화막;A tunnel oxide film formed on the semiconductor substrate to have a level difference; 상기 터널 산화막 상부에 형성되고, 산화막에 의해 양 측면의 일부에 캡핑되고, 상기 터널 산화막 및 상기 산화막에 의해 소정의 단차를 갖도록 형성된 플로팅 게이트를 포함하는 플래시 메모리 소자.And a floating gate formed on the tunnel oxide film, capped on a portion of both sides by an oxide film, and formed to have a predetermined step by the tunnel oxide film and the oxide film. 반도체 기판 상부에 터널 산화막 및 버퍼 산화막을 형성한 후 상기 버퍼 산화막 및 터널 산화막의 일부를 식각하는 단계;Forming a tunnel oxide film and a buffer oxide film over the semiconductor substrate, and then etching a portion of the buffer oxide film and the tunnel oxide film; 전체 구조 상부에 플로팅 게이트용 도전층을 형성한 후 상기 플로팅 게이트용 도전층, 버퍼 산화막, 터널 산화막 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계; 및Forming a trench by forming a conductive layer for the floating gate over the entire structure, and then etching a predetermined region of the floating gate conductive layer, the buffer oxide layer, the tunnel oxide layer, and the semiconductor substrate to form a trench; And 상기 트렌치 내에 절연막을 형성하여 소자 분리막을 형성한 후 상기 소자 분리막을 소정 두께 식각하는 단계를 포함하는 플래시 메모리 소자의 제조방법.Forming an isolation layer in the trench to form an isolation layer, and then etching the isolation layer in a predetermined thickness. 제2항에 있어서, 상기 터널 산화막은 50Å 내지 500Å의 두께로 형성하고, 상기 버퍼 산화막은 50Å 내지 1000Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.The method of claim 2, wherein the tunnel oxide film is formed to have a thickness of 50 kV to 500 kV and the buffer oxide film is formed to have a thickness of 50 kV to 1000 kV. 제2항에 있어서, 상기 버퍼 산화막과 터널 산화막 식각 공정시 BOE를 이용하여 습식 식각하는 플래시 메모리 소자의 제조방법.The method of claim 2, wherein wet etching is performed using BOE during the buffer oxide and tunnel oxide etching processes. 제2항에 있어서, 상기 버퍼 산화막을 건식 식각한 후 상기 터널 산화막을 습식 식각하는 플래시 메모리 소자의 제조방법.The method of claim 2, wherein after the dry etching of the buffer oxide layer, the tunnel oxide layer is wet etched. 제5항에 있어서, 상기 버퍼 산화막 식각시 상기 터널 산화막까지 식각하지 않고 상기 버퍼 산화막이 상기 터널 산화막 상부에 일부 잔류하도록 하는 플래시 메모리 소자의 제조방법.The method of claim 5, wherein the buffer oxide layer is partially left on the tunnel oxide layer without being etched to the tunnel oxide layer when the buffer oxide layer is etched. 제2항 또는 제6항에 있어서, 상기 잔류하는 버퍼 산화막과 터널 산화막 식각시 상기 터널 산화막이 상기 반도체 기판상에 30Å 내지 200Å의 두께로 잔류하도록 하는 플래시 메모리 소자의 제조방법.7. The method of claim 2, wherein the tunnel oxide layer is formed on the semiconductor substrate to have a thickness of about 30 μs to about 200 μs when the remaining buffer oxide layer and the tunnel oxide layer are etched. 제2항에 있어서, 상기 플로팅 게이트용 도전층은 상기 버퍼 산화막과 터널 산화막의 단차로 인해 소정의 단차를 갖는 플래시 메모리 소자의 제조방법.The method of claim 2, wherein the floating gate conductive layer has a predetermined step due to a step difference between the buffer oxide film and the tunnel oxide film.
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