KR20090078166A - Method of forming a flash device - Google Patents

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Abstract

A method for forming a flash memory device is provided to prevent deterioration of electrical characteristics of the flash memory device by suppressing damage of an active region. A tunnel insulating layer(202), a first conductive layer(204), and a dielectric layer(206) are formed on a semiconductor substrate(200). A dielectric layer contact hole(212a) is formed on a part of the dielectric layer. A spacer is formed on a spacer of the dielectric layer contact hole. A second conductive layer(214) and a hard mask pattern are formed on an upper part of the dielectric layer in order to fill up the dielectric layer contact hole. A plurality of gate lines(WL,SL) are formed by patterning the second conductive layer, the dielectric layer, the first conductive layer, and the tunnel insulating layer according to the hard mask pattern.

Description

플래시 소자의 형성 방법{Method of forming a flash device}Method of forming a flash device

본 발명은 플래시 소자의 형성 방법에 관한 것으로, 특히 유전체막 콘택 홀 형성 공정 시 정렬 오차에 대한 식각 손상을 방지하는 플래시 소자의 형성 방법에 관한 것이다.The present invention relates to a method of forming a flash device, and more particularly, to a method of forming a flash device that prevents etching damage to alignment errors during a dielectric film contact hole forming process.

플래시 소자는 다수개의 게이트 라인들을 포함한다. The flash device includes a plurality of gate lines.

게이트 라인들은 워드라인(word line) 및 셀렉트 라인(select line)을 포함하는데, 워드라인은 데이터가 저장되는 메모리 셀(memory cell)들을 연결하고, 셀렉트 라인은 구동전압을 전달하는 셀렉트 트랜지스터(select transistor)들을 연결한다. The gate lines include a word line and a select line, wherein the word line connects memory cells in which data is stored, and the select line transfers a driving voltage. ).

도 1a 및 도 1b는 종래의 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.1A and 1B are cross-sectional views for explaining a method of forming a conventional flash device.

도 1a를 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 제1 도전막(12), 유전체막(13), 캡핑막(14), 콘트롤 게이트용 제2 도전막(15), 금 속막(16), 하드 마스크막(17) 및 게이트 라인(워드라인(WL) 및 셀렉트 라인(SL))의 패터닝을 위한 포토레지스트 패턴(18)을 형성한다. 이때, 유전체막(13) 및 캡핑막(14)을 형성한 후, 셀렉트 라인(SL)이 형성될 영역에 제1 도전막(12)과 제2 도전막(15)이 접하도록 유전체막 콘택홀(ONC)을 형성한다.Referring to FIG. 1A, a tunnel insulating film 11, a first conductive film 12 for a floating gate, a dielectric film 13, a capping film 14, and a second conductive film for a control gate may be formed on a semiconductor substrate 10. 15, a photoresist pattern 18 for patterning the metal film 16, the hard mask film 17, and the gate lines (word line WL and select line SL) is formed. In this case, after the dielectric film 13 and the capping film 14 are formed, the dielectric film contact hole may be in contact with the first conductive film 12 and the second conductive film 15 in a region where the select line SL is to be formed. (ONC) is formed.

한편, 반도체 소자의 집적도가 증가함에 따라 셀렉트 라인(SL)의 폭이 좁아지면서, 유전체막 콘택홀(ONC)의 정렬 마진을 확보하기가 어려워지고 있다. 이에 따라, 유전체막 콘택홀(ONC)의 일부(A)가 포토레지스트 패턴(18) 중 셀렉트 라인(SL)용 패턴을 벗어나는 정렬오차가 발생할 수 있다.On the other hand, as the degree of integration of semiconductor devices increases, the width of the select line SL narrows, making it difficult to secure alignment margins of the dielectric film contact holes ONC. Accordingly, an alignment error may occur in which a portion A of the dielectric film contact hole ONC deviates from the pattern for the select line SL in the photoresist pattern 18.

도 1b를 참조하면, 도 1a에서와 같이 포토레지스트 패턴(18)과 유전체막 콘택홀(ONC) 간에 정렬 오차가 발생한 상태에서 포토레지스트 패턴(18)에 따라 패터닝 공정을 실시하면 정렬오차가 발생한 부분의 반도체 기판(10)이 손상을 입을 수 있다. Referring to FIG. 1B, when the patterning process is performed according to the photoresist pattern 18 in a state where an alignment error occurs between the photoresist pattern 18 and the dielectric film contact hole ONC as shown in FIG. The semiconductor substrate 10 may be damaged.

구체적으로 설명하면, 포토레지스트 패턴(18)에 따라 패터닝 공정을 실시할 때, 적층된 막들(11 내지 17)의 종류에 따라 서로 다른 식각 공정을 실시한다. 특히, 제2 도전막(15)을 식각하는 공정은 절연막보다 폴리실리콘막에 대한 식각 선택비가 높은 조건의 식각 공정을 실시한다. 예를 들면, 식각 가스는 HBr 및 O2 가스를 혼합하여 사용할 수 있다. 이때, 제2 도전막(15)이 식각된 후 유전체막(13)이 노출되면 유전체막(13)이 식각 정지막으로 작용하여 식각 공정을 중단하게 된다. 하지만, 유전체막 콘택홀(ONC)의 정렬 오차가 발생한 영역(A)에서는 제2 도전막(15)의 패터닝 공정 시 유전체막(13)이 노출되지 않으므로 제1 도전막(12)의 일부가 더 식각 되어 단차가 발생할 수 있다. 이러한 단차로 인하여, 패터닝 공정을 진행함에 따라 반도체 기판(10)의 일부(10a)에서 식각 손상이 발생할 수 있고, 이는 플래시 소자의 전기적 특성을 열화시킬 수 있는 원인이 될 수도 있다.Specifically, when the patterning process is performed according to the photoresist pattern 18, different etching processes are performed according to the types of the stacked films 11 to 17. In particular, the etching of the second conductive layer 15 is performed by etching under conditions in which the etching selectivity with respect to the polysilicon layer is higher than that of the insulating layer. For example, the etching gas may be used by mixing HBr and O 2 gas. In this case, when the dielectric layer 13 is exposed after the second conductive layer 15 is etched, the dielectric layer 13 serves as an etch stop layer to stop the etching process. However, since the dielectric layer 13 is not exposed during the patterning process of the second conductive layer 15 in the region A where the alignment error of the dielectric layer contact hole ONC occurs, a part of the first conductive layer 12 is further exposed. It may be etched and a step may occur. Due to such a step, as the patterning process proceeds, etching damage may occur in the portion 10a of the semiconductor substrate 10, which may cause deterioration of electrical characteristics of the flash device.

본 발명이 해결하고자 하는 과제는, 유전체막 콘택홀을 형성한 후에 유전체막 콘택홀의 측벽에 스페이서를 형성하여, 후속 게이트 패터닝 공정 시 정렬오차가 발생하더라도 스페이서에 의해 단차 발생을 억제시킬 수 있다. The problem to be solved by the present invention is to form a spacer on the sidewall of the dielectric film contact hole after the dielectric film contact hole is formed, it is possible to suppress the generation of steps by the spacer even if an alignment error occurs in the subsequent gate patterning process.

본 발명에 따른 플래시 소자의 형성 방법은, 반도체 기판 상에 터널 절연막, 제1 도전막 및 유전체막을 형성한다. 유전체막의 일부에 유전체막 콘택홀을 형성한다. 유전체막 콘택홀의 측벽에 스페이서를 형성한다. 유전체막 콘택홀을 채우면서 유전체막의 상부에 제2 도전막 및 하드 마스크 패턴을 형성한다. 하드 마스크 패턴에 따라 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함하는 플래시 소자의 형성 방법으로 이루어진다.In the method for forming a flash device according to the present invention, a tunnel insulating film, a first conductive film and a dielectric film are formed on a semiconductor substrate. A dielectric film contact hole is formed in part of the dielectric film. Spacers are formed on the sidewalls of the dielectric film contact holes. A second conductive layer and a hard mask pattern are formed on the dielectric layer while filling the dielectric layer contact hole. And forming a gate line by patterning the second conductive film, the dielectric film, the first conductive film, and the tunnel insulating film according to the hard mask pattern.

유전체막 콘택홀은 셀렉트 라인(select line)이 형성될 영역의 일부에 형성한다. The dielectric film contact hole is formed in a part of a region where a select line is to be formed.

유전체막 콘택홀을 형성하는 단계는 건식 식각 공정으로 실시하며, 건식 식각 공정은 제1 도전막에 대한 식각 선택비가 높은 식각 가스를 사용한다. 이때, 식각 가스는 CHF3, C4F6 또는 C4F8 가스를 사용한다.The step of forming the dielectric film contact hole is performed by a dry etching process, and the dry etching process uses an etching gas having a high etching selectivity with respect to the first conductive film. At this time, the etching gas uses CHF 3 , C 4 F 6 or C 4 F 8 gas.

스페이서는 산화막 또는 질화막으로 형성한다. 스페이서를 형성하는 단계는, 유전체막 콘택홀 및 유전체막의 표면을 따라 절연막을 형성하고, 절연막에 전면식각 공정을 실시하되, 유전체막 콘택홀의 측벽에 형성된 절연막을 일부를 잔류시켜 스페이서를 형성하는 단계를 포함한다. 이때, 절연막은 100Å 내지 300Å의 두께로 형성한다. The spacer is formed of an oxide film or a nitride film. The forming of the spacer may include forming an insulating film along the surface of the dielectric film contact hole and the dielectric film, and performing an entire surface etching process on the insulating film, leaving a portion of the insulating film formed on the sidewall of the dielectric film contact hole to form the spacer. Include. At this time, the insulating film is formed to a thickness of 100 kPa to 300 kPa.

게이트 라인을 형성하는 단계에서, 유전체막 콘택홀과 게이트 라인 간에 정렬 오차가 발생할 때, 제1 도전막 중에서 스페이서의 하부에 형성된 제1 도전막은 식각되지 않는다.In the forming of the gate line, when an alignment error occurs between the dielectric layer contact hole and the gate line, the first conductive layer formed under the spacer among the first conductive layers is not etched.

유전체막과 제2 도전막 사이에 캡핑막을 형성하는 단계를 더 포함하며, 캡핑막은 폴리실리콘막으로 형성한다. 그리고, 하드 마스크 패턴은 SiON막 및 TEOS막을 적층하여 형성한다.And forming a capping film between the dielectric film and the second conductive film, wherein the capping film is formed of a polysilicon film. The hard mask pattern is formed by stacking a SiON film and a TEOS film.

본 발명은, 유전체막 콘택홀을 형성한 후에 유전체막 콘택홀의 측벽에 스페이서를 형성하여, 후속 게이트 패터닝 공정 시 정렬오차가 발생하더라도 스페이서에 의해 단차 발생을 억제시킬 수 있다. 이로써, 유전체막 콘택홀 폭의 임계치수를 용이하게 조절할 수 있으며 활성영역의 손상을 억제할 수 있으므로 플래시 소자의 전기적 특성 열화를 방지할 수 있다.According to the present invention, spacers are formed on the sidewalls of the dielectric film contact holes after the dielectric film contact holes are formed, so that even if an alignment error occurs in a subsequent gate patterning process, the generation of steps may be suppressed by the spacers. As a result, the critical dimension of the dielectric film contact hole width can be easily adjusted and damage to the active region can be suppressed, thereby preventing deterioration of electrical characteristics of the flash device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2f는 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a flash device according to the present invention.

도 2a를 참조하면, 반도체 기판(200)의 상부에 FN 터널링(Fowler-Nordheim tunneling)용 터널 절연막(202), 플로팅 게이트(floating gate)용 제1 도전막(204)을 형성한다. 도면에서는 도시되지 않았지만, 제1 도전막(204)을 형성한 이후에는 소자 분리용 트렌치(trench; 미도시)를 형성하고, 트렌치의 내부를 절연막으로 채워 소자 분리막(미도시)을 형성한다. 또한, 플로팅 게이트용 제1 도전막(12) 대신에 전자 저장층(trap layer; 예컨대 질화막)을 형성할 수도 있다. Referring to FIG. 2A, a tunnel insulating film 202 for FN tunneling and a first conductive film 204 for floating gate are formed on the semiconductor substrate 200. Although not shown in the drawing, after forming the first conductive layer 204, a trench for forming an isolation layer is formed, and an isolation layer (not illustrated) is formed by filling an inside of the trench with an insulating layer. In addition, instead of the first conductive layer 12 for the floating gate, an electron storage layer may be formed.

이어서, 제1 도전막(204)의 상부에 유전체막(206) 및 캡핑막(208)을 형성한다. 예를 들면, 유전체막(206)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있으며, 캡핑막(208)은 폴리실리콘막으로 형성할 수 있다.Subsequently, a dielectric film 206 and a capping film 208 are formed on the first conductive film 204. For example, the dielectric film 206 may be formed by stacking an oxide film, a nitride film, and an oxide film, and the capping film 208 may be formed of a polysilicon film.

도 2b를 참조하면, 캡핑막(208)의 상부에 유전체막 콘택홀(ONC) 영역이 개방된 제1 포토레지스트 패턴(210)을 형성하고, 제1 포토레지스트 패턴(210)에 따라 캡핑막(208) 및 유전체막(206)을 식각하여 유전체막 콘택홀(ONC)을 형성한다. Referring to FIG. 2B, a first photoresist pattern 210 having an open dielectric layer contact hole (ONC) region is formed on the capping layer 208, and the capping layer is formed according to the first photoresist pattern 210. The 208 and the dielectric film 206 are etched to form the dielectric film contact hole ONC.

유전체막 콘택홀(ONC)을 형성하기 위한 식각 공정은 건식 식각 공정으로 실시할 수 있으며, 제1 도전막(204) 및 후속 형성할 제2 도전막(도 2e의 214)에 대한 식각 선택비가 높은 식각 가스를 사용하는 것이 바람직하다. 예를 들면, 식각 가스는 CHF3, C4F6 또는 C4F8 가스를 사용할 수 있다. 이로써, 유전체막 콘택홀(ONC)을 형성하되 노출되는 제1 도전막(204)의 식각 손상을 감소시킬 수 있다.The etching process for forming the dielectric film contact hole (ONC) may be performed by a dry etching process, and the etching selectivity is high for the first conductive film 204 and the second conductive film 214 to be subsequently formed (214 in FIG. 2E). It is preferable to use an etching gas. For example, the etching gas may use a CHF 3 , C 4 F 6 or C 4 F 8 gas. As a result, while forming the dielectric film contact hole ONC, etching damage of the exposed first conductive film 204 may be reduced.

도 2c를 참조하면, 제1 포토레지스트 패턴(도 2b의 210)를 제거하여 캡핑막(208)을 노출시킨다. 이어서, 유전체막 콘택홀(ONC) 및 캡핑막(208)의 표면을 따라 유전체막 콘택홀(ONC)의 정렬 오차를 보상하기 위한 보조막(212)을 형성한다. 보조막(212)은 제1 도전막(204) 및 후속 형성할 제2 도전막(도 2e의 214)과 식각 선택비에 차이가 나는 물질로 형성하는 것이 바람직하다. 예를 들면, 보조막(212)은 산화막 또는 질화막으로 형성할 수 있다. 그리고, 유전체막 콘택홀(ONC)의 내부를 완전히 채우지 않는 두께로 형성하는 것이 바람직하며, 예를 들면 100Å 내지 300Å의 두께로 형성할 수 있다.Referring to FIG. 2C, the capping layer 208 is exposed by removing the first photoresist pattern (210 of FIG. 2B). Subsequently, an auxiliary layer 212 is formed to compensate for alignment errors of the dielectric layer contact hole ONC along the surfaces of the dielectric layer contact hole ONC and the capping layer 208. The auxiliary layer 212 may be formed of a material having an etch selectivity different from that of the first conductive layer 204 and the second conductive layer 214 (FIG. 2E). For example, the auxiliary film 212 may be formed of an oxide film or a nitride film. In addition, the inside of the dielectric film contact hole ONC is preferably formed to a thickness which does not completely fill, and may be formed to a thickness of, for example, 100 kPa to 300 kPa.

도 2d를 참조하면, 보조막(212)이 형성된 반도체 기판(200)에 전면식각 공정을 실시하여 캡핑막(208) 및 유전체막 콘택홀(ONC)의 중앙에 노출된 제1 도전막(204) 상부의 보조막(도 2c의 212)을 제거한다. 이때, 유전체막 콘택홀(ONC)의 측벽에 보조막(212)의 일부를 잔류시켜 스페이서(212a)를 형성한다. 이를 위하여, 전면식각 공정은 이방성의 건식 식각 공정으로 실시하는 것이 바람직하다.Referring to FIG. 2D, the first substrate 204 is exposed to the center of the capping layer 208 and the dielectric layer contact hole ONC by performing an entire surface etching process on the semiconductor substrate 200 on which the auxiliary layer 212 is formed. The upper auxiliary film (212 in FIG. 2C) is removed. At this time, a part of the auxiliary film 212 is left on the sidewall of the dielectric film contact hole ONC to form the spacer 212a. For this purpose, the front etching process is preferably performed by an anisotropic dry etching process.

도 2e를 참조하면, 유전체막 콘택홀(ONC)의 내부가 채워지도록 캡핑막(208), 스페이서(212a) 및 노출된 제1 도전막(204)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(214)을 형성한다. 제2 도전막(214)은 폴리실리콘막으로 형성할 수 있다. 이어서, 제2 도전막(214)의 상부에 게이트 라인의 저항을 감소시키기 위하여 금속막(216)을 형성하고, 게이트 패터닝 공정을 위하여 금속막(216)의 상부에 하드마스크막(218)을 형성한다. 금속막(216)은 텅스텐(tungsten; W)막 또는 텅스텐나이트라이드(WN)막으로 형성할 수 있으며, 텅스텐(W)막 및 텅스텐나이트라이드(WN)막을 적층하여 형성할 수도 있다. 하드 마스크막(218)은 SiON막 및 TEOS(tetra ethyl ortho silicate)막을 적층하여 형성할 수 있다. Referring to FIG. 2E, a second gate for the control gate is disposed on the capping layer 208, the spacer 212a, and the exposed first conductive layer 204 to fill the inside of the dielectric layer contact hole ONC. The conductive film 214 is formed. The second conductive film 214 may be formed of a polysilicon film. Subsequently, a metal film 216 is formed on the second conductive film 214 to reduce the resistance of the gate line, and a hard mask film 218 is formed on the metal film 216 for the gate patterning process. do. The metal film 216 may be formed of a tungsten (W) film or a tungsten nitride (WN) film, or may be formed by stacking a tungsten (W) film and a tungsten nitride (WN) film. The hard mask film 218 may be formed by stacking a SiON film and a tetra ethyl ortho silicate (TEOS) film.

도 2f를 참조하면, 하드 마스크막(218)의 상부에 게이트 라인 패턴이 형성된 제2 포토레지스트 패턴(220)을 형성한다. 이어서, 제2 포토레지스트 패턴(220)에 따라 식각 공정을 실시하여 하드 마스크막(218), 금속막(216), 제2 도전막(214) 및 캡핑막(208)을 패터닝한다. 특히, 유전체막 콘택홀(ONC)과 셀렉트 라인(SL) 간의 정렬 오차가 발생하는 경우, 유전체막 콘택홀(ONC)의 측벽에 형성된 스페이서(212a)에 의해 단차 발생을 방지할 수 있다. 즉, 정렬오차가 발생한 부분에서 제1 도전막(204)의 식각 손상을 억제할 수 있으므로 단차 발생을 방지할 수 있다. 이어서, 제2 포토레지스트 패턴(220)에 따라 유전체막(206), 제1 도전막(204) 및 터널 절연막(202)을 식각하여 워드라인(WL) 및 셀렉트 라인(SL)을 형성한다. 이때, 셀렉트 라인(SL)은 스페이서(212a)에 따라 제1 도전막(204) 및 터널 절연막(202)의 폭이 제2 도전막(214)의 폭보다 넓게 형성될 수 있다.Referring to FIG. 2F, a second photoresist pattern 220 having a gate line pattern formed on the hard mask layer 218 is formed. Subsequently, an etching process is performed on the second photoresist pattern 220 to pattern the hard mask layer 218, the metal layer 216, the second conductive layer 214, and the capping layer 208. In particular, when an alignment error occurs between the dielectric film contact hole ONC and the select line SL, a step difference may be prevented by the spacer 212a formed on the sidewall of the dielectric film contact hole ONC. That is, since the etching damage of the first conductive film 204 can be suppressed at the portion where the alignment error occurs, it is possible to prevent the generation of steps. Next, the dielectric layer 206, the first conductive layer 204, and the tunnel insulating layer 202 are etched along the second photoresist pattern 220 to form a word line WL and a select line SL. In this case, the select line SL may have a width wider than the width of the first conductive layer 204 and the tunnel insulating layer 202 according to the spacer 212a.

이어서, 이온주입 공정을 실시하여 워드라인(WL) 및 셀렉트 라인(SL)의 사이로 노출된 반도체 기판(200)에 접합영역(200a)을 형성하여 게이트 라인들(WL 및 SL) 및 트랜지스터들을 형성할 수 있다. Subsequently, an ion implantation process may be performed to form a junction region 200a in the semiconductor substrate 200 exposed between the word line WL and the select line SL to form gate lines WL and SL and transistors. Can be.

상술한 기술에 따라, 유전체막 콘택홀(ONC)의 정렬 오차를 보상할 수 있는 스페이서(212a)를 형성하므로, 유전체막 콘택홀(212a) 폭의 임계치수를 조절할 수 있다. 예를 들면, 유전체막 콘택홀(ONC)의 폭을 결정하는 노광 공정을 용이하게 실시할 수 있다. 구체적으로 설명하면, 노광 공정 시 사용하는 광원은 레이저(laser)를 사용할 수 있는데, 레이저의 파장에 따라 해상도를 향상시킬 수 있다. 예를 들면, 파장이 193nm인 ArF 레이저 대신에 ArF 레이저보다 가격이 낮은 KrF 레이저(파장은 248nm)를 사용할 수 있다. 즉, Krf 레이저를 사용해도 유전체막 콘택홀(ONC)을 형성할 수 있으며, 게이트 패터닝 공정 시 정렬 오차가 발생하더라도 스페이서(212a)로 인해 단차 발생을 방지할 수 있다. 이에 따라, 플래시 소자의 전기적 열화를 방지할 수 있다. According to the above technique, since the spacer 212a is formed to compensate for the alignment error of the dielectric film contact hole ONC, the threshold dimension of the width of the dielectric film contact hole 212a can be adjusted. For example, an exposure process for determining the width of the dielectric film contact hole ONC can be easily performed. Specifically, the light source used in the exposure process may use a laser, and the resolution may be improved according to the wavelength of the laser. For example, instead of an ArF laser with a wavelength of 193 nm, a KrF laser (wavelength of 248 nm), which is lower than an ArF laser, can be used. That is, the dielectric film contact hole (ONC) can be formed even by using a Krf laser, and even if an alignment error occurs during the gate patterning process, the step difference can be prevented due to the spacer 212a. Accordingly, electrical deterioration of the flash element can be prevented.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 및 도 1b는 종래의 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.1A and 1B are cross-sectional views for explaining a method of forming a conventional flash device.

도 2a 내지 도 2f는 본 발명에 따른 플래시 소자의 형성 방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a flash device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 202 : 터널 절연막200 semiconductor substrate 202 tunnel insulating film

204 : 제1 도전막 206 : 유전체막204: First conductive film 206: Dielectric film

208 : 캡핑막 210 : 제1 포토레지스트 패턴208 capping film 210 first photoresist pattern

212 : 보조막 212a : 스페이서212: auxiliary film 212a: spacer

214 : 제2 도전막 216 : 금속막214: second conductive film 216: metal film

218 : 하드 마스크막 220 : 제2 포로테지스트 패턴218: Hard Mask Film 220: Second Porosist Pattern

Claims (12)

반도체 기판 상에 터널 절연막, 제1 도전막 및 유전체막을 형성하는 단계;Forming a tunnel insulating film, a first conductive film and a dielectric film on the semiconductor substrate; 상기 유전체막의 일부에 유전체막 콘택홀을 형성하는 단계;Forming a dielectric film contact hole in a portion of the dielectric film; 상기 유전체막 콘택홀의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the dielectric film contact hole; 상기 유전체막 콘택홀을 채우면서 상기 유전체막의 상부에 제2 도전막 및 하드 마스크 패턴을 형성하는 단계; 및Forming a second conductive layer and a hard mask pattern on the dielectric layer while filling the dielectric layer contact hole; And 상기 하드 마스크 패턴에 따라 상기 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함하는 플래시 소자의 형성 방법.And forming a gate line by patterning the second conductive film, the dielectric film, the first conductive film, and the tunnel insulating film according to the hard mask pattern. 제 1 항에 있어서,The method of claim 1, 상기 유전체막 콘택홀은 셀렉트 라인(select line)이 형성될 영역의 일부에 형성하는 플래시 소자의 형성 방법.And forming the dielectric layer contact hole in a portion of a region where a select line is to be formed. 제 1 항에 있어서, The method of claim 1, 상기 유전체막 콘택홀을 형성하는 단계는 건식 식각 공정으로 실시하는 플래시 소자의 형성 방법.The forming of the dielectric layer contact hole may be performed by a dry etching process. 제 3 항에 있어서,The method of claim 3, wherein 상기 건식 식각 공정은 상기 제1 도전막에 대한 식각 선택비가 높은 식각 가스를 사용하는 플래시 소자의 형성 방법.In the dry etching process, a method of forming a flash device using an etching gas having a high etching selectivity with respect to the first conductive layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 가스는 CHF3, C4F6 또는 C4F8 가스를 사용하는 플래시 소자의 형성 방법.The etching gas is a method of forming a flash device using a CHF 3 , C 4 F 6 or C 4 F 8 gas. 제 1 항에 있어서.The method of claim 1. 상기 스페이서는 산화막 또는 질화막으로 형성하는 플래시 소자의 형성 방법.And the spacer is formed of an oxide film or a nitride film. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,The method of claim 1, wherein the forming of the spacers comprises: 상기 유전체막 콘택홀 및 상기 유전체막의 표면을 따라 절연막을 형성하는 단계; 및Forming an insulating film along the dielectric film contact hole and a surface of the dielectric film; And 상기 절연막에 전면식각 공정을 실시하되, 상기 유전체막 콘택홀의 측벽에 형성된 상기 절연막을 일부를 잔류시켜 상기 스페이서를 형성하는 단계를 포함하는 플래시 소자의 형성 방법.Performing a full surface etching process on the insulating layer, wherein the insulating layer formed on sidewalls of the dielectric layer contact hole is partially formed to form the spacers. 제 7 항에 있어서,The method of claim 7, wherein 상기 절연막은 100Å 내지 300Å의 두께로 형성하는 플래시 소자의 형성 방법.And the insulating film is formed to a thickness of 100 kPa to 300 kPa. 제 1 항에 있어서, 상기 게이트 라인을 형성하는 단계에서, The method of claim 1, wherein in the forming of the gate line, 상기 유전체막 콘택홀과 상기 게이트 라인 간에 정렬 오차가 발생할 때, 상기 제1 도전막 중에서 상기 스페이서의 하부에 형성된 상기 제1 도전막은 식각되지 않는 플래시 소자의 형성 방법.And when the alignment error occurs between the dielectric layer contact hole and the gate line, the first conductive layer formed under the spacer in the first conductive layer is not etched. 제 1 항에 있어서,The method of claim 1, 상기 유전체막과 상기 제2 도전막 사이에 캡핑막을 형성하는 단계를 더 포함하는 플래시 소자의 형성 방법.And forming a capping film between the dielectric film and the second conductive film. 제 10 항에 있어서,The method of claim 10, 상기 캡핑막은 폴리실리콘막으로 형성하는 플래시 소자의 형성 방법.And the capping film is formed of a polysilicon film. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크 패턴은 SiON막 및 TEOS막을 적층하여 형성하는 플래시 소자의 형성 방법.And the hard mask pattern is formed by stacking a SiON film and a TEOS film.
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