KR20090052068A - Method of forming contact plug in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 접합 영역이 형성된 반도체 기판이 제공되는 단계와 상기 반도체 기판상에 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 금속 배선을 형성하는 단계와, 상기 금속 배선 상에 제2 절연층을 형성하는 단계와, 상기 제2 절연층 및 상기 제1 절연층을 식각하여 상기 접합 영역을 노출시키는 제1 콘택홀을 형성하고, 상기 제2 절연층을 식각하여 상기 금속 배선을 노출시키는 제2 콘택홀을 형성하는 단계와, 상기 제1 콘택홀과 상기 제2 콘택홀에 제1 도전막을 형성하는 단계와, 상기 금속 배선이 노출되기 전까지 상기 제1 도전막에 대해 제1 식각 공정을 실시하는 단계와, 상기 금속 배선에 비해 상기 제1 도전막이 더욱 많이 제거되는 조건으로 상기 제1 도전막에 대해 제2 식각 공정을 실시하여, 상기 제1 콘택홀 하부에 상기 제1 도전막을 잔류하되 상기 금속 배선이 노출되는 단계 및 상기 제1 도전막 상에 제2 도전막을 형성하여 콘택 플러그를 형성하는 단계를 포함하기 때문에, 금속 배선이 손상되는 문제점을 해결할 수 있다. The present invention relates to a method for forming a contact plug of a semiconductor device, the method comprising: providing a semiconductor substrate having a junction region, forming a first insulating layer on the semiconductor substrate, and forming a metal wiring on the first insulating layer; Forming a second insulating layer on the metal wire, forming a first contact hole to expose the junction region by etching the second insulating layer and the first insulating layer, and Etching a second insulating layer to form a second contact hole exposing the metal wiring; forming a first conductive film in the first contact hole and the second contact hole; and before the metal wiring is exposed. Performing a first etching process on the first conductive film, and performing a second etching process on the first conductive film under conditions that the first conductive film is more removed than the metal wiring. Since the first conductive layer is left under the first contact hole, the metal wiring is exposed, and the second conductive film is formed on the first conductive layer to form a contact plug. This damaged problem can be solved.

콘택 플러그, 금속 배선, 텅스텐, 접합 영역 Contact Plug, Metal Wiring, Tungsten, Junction Area

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming contact plug in semiconductor device}Method of forming contact plug in semiconductor device

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 낸드 플래시 소자의 콘택 플러그를 형성하는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly, to a method of forming a contact plug of a semiconductor device for forming a contact plug of a NAND flash device.

일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다. In general, semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices, such as Dynamic Random Access Memory (DRAM) and Static Random Access Memory (SRAM), are fast memory inputs and outputs, but lose their stored data when power is lost. In contrast, nonvolatile memory devices are memory devices that retain their stored data even when their power supplies are interrupted.

플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 특히 이러한 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합 하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.Flash memory devices are a type of nonvolatile memory device that can be programmed and erased (EPROM), and in particular such programs and erased electrically (EEPROM). It is a highly integrated memory device developed by combining the advantages of Electrically Erasable Programmable Read Only Memory. Here, the program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell.

이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 나뉜다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.Such flash memory devices are classified into NOR flash memory devices and NAND flash memory devices according to cell structures and operating conditions. In a quinoa flash memory device, the drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased for an arbitrary address and its operation speed is high, it is mainly used for applications requiring high speed operation. On the other hand, in the NAND flash memory device, a plurality of memory cell transistors are connected in series to form one string, and one string is connected between the bit line and the common source line. Therefore, since the number of drain contact plugs is relatively small, it is easy to increase the degree of integration, and thus it is mainly used in applications requiring high capacity data storage.

이러한 낸드형 비휘발성 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 선택 라인, 예를 들어 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다. 각각의 선택 라인과 워드 라인 사이에는 접합 영역이 형성된다. 이때, 소스 선택 라인 사이의 접합 영역은 소스 영역이고, 드레인 선택 라 인 사이의 접합 영역은 드레인 영역이다.In such a NAND type nonvolatile memory device, a plurality of word lines are formed between a source select line and a drain select line. The select line, for example, the source select line or the drain select line, is formed by connecting the gates of the select transistors included in the plurality of strings to each other, and the word line is formed by connecting the gates of the memory cell transistors to each other. The selection line and the word line include a tunnel oxide film, a floating gate, a dielectric film, and a control gate, and the selection line and the control gate are electrically connected to each other. A junction region is formed between each select line and word line. At this time, the junction region between the source select lines is a source region, and the junction region between the drain select lines is a drain region.

이러한 선택 라인 및 워드 라인의 측면에는 선택 라인 및 워드 라인의 측면을 보호하기 위하여 스페이서와 SAC(Self Align Contact) 질화막이 형성되고, 선택 라인 및 워드 라인 전면에는 절연층이 형성된다. 절연층에는 선택 라인 사이의 접합 영역이 노출되도록 콘택홀이 형성된다. 그리고 콘택홀을 도전 물질로 채워서 접합 영역과 전기적으로 연결되는 콘택 플러그를 형성한다.A spacer and a self alignment contact (SAC) nitride film are formed on side surfaces of the selection line and the word line, and an insulating layer is formed on the entire surface of the selection line and the word line. Contact holes are formed in the insulating layer to expose the junction regions between the select lines. The contact hole is filled with a conductive material to form a contact plug electrically connected to the junction region.

한편, 낸드 플래시 메모리 소자에는 접합 영역과 전기적으로 연결되는 콘택 플러그 외에도 게이트, 금속 배선 등과 같은 구조물들과 전기적으로 연결되는 다양한 콘택 플러그들이 형성된다. 이러한 다양한 콘택 플러그들은 공정의 효율성을 증가시키기 위하여 동시에 형성하는 것이 바람직하다. 그런데, 이러한 구조물들은 다양한 물질로 형성되기 때문에, 다수의 구조물 상에 형성된 다수의 콘택홀에 도전 물질을 형성하고, 상기 도전 물질에 대해 에치백 공정을 실시할 때에는 다수의 구조물간의 식각 선택비가 다르도록 에치백 공정을 실시해야 하는 어려움이 있다.Meanwhile, in addition to the contact plug electrically connected to the junction region, the NAND flash memory device is formed with various contact plugs electrically connected to structures such as gates and metal wires. These various contact plugs are preferably formed simultaneously to increase the efficiency of the process. However, since these structures are formed of various materials, conductive materials are formed in a plurality of contact holes formed on the plurality of structures, and when the etch back process is performed on the conductive materials, the etching selectivity between the plurality of structures is different. There is a difficulty in performing the etch back process.

본 발명은 접합 영역이 노출된 제1 콘택홀과 금속 배선이 노출된 제2 콘택홀에 제1 도전막을 형성하고 제1 도전막에 대해 에치백을 실시할 때, 금속 배선이 노출되기 전까지 제1 식각 공정을 실시한 뒤 금속 배선이 비하여 제1 도전막의 식각 선택비가 높은 조건으로 제2 식각 공정을 실시하여 에치백 공정 중에 노출된 금속 배선이 손상되지 않도록 할 수 있다.According to the present invention, when the first conductive film is formed in the first contact hole in which the junction region is exposed and the second contact hole in which the metal wiring is exposed and etch back is performed on the first conductive film, the first contact hole is exposed until the metal wiring is exposed. After the etching process, the second etching process may be performed under the condition that the etching selectivity of the first conductive layer is higher than that of the metal wiring, so that the metal wiring exposed during the etch back process may not be damaged.

본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은, 접합 영역이 형성된 반도체 기판이 제공되는 단계와 상기 반도체 기판상에 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 금속 배선을 형성하는 단계와, 상기 금속 배선 상에 제2 절연층을 형성하는 단계와, 상기 제2 절연층 및 상기 제1 절연층을 식각하여 상기 접합 영역을 노출시키는 제1 콘택홀을 형성하고, 상기 제2 절연층을 식각하여 상기 금속 배선을 노출시키는 제2 콘택홀을 형성하는 단계와, 상기 제1 콘택홀과 상기 제2 콘택홀에 제1 도전막을 형성하는 단계와, 상기 금속 배선이 노출되기 전까지 상기 제1 도전막에 대해 제1 식각 공정을 실시하는 단계와, 상기 금속 배선에 비해 상기 제1 도전막이 더욱 많이 제거되는 조건으로 상기 제1 도전막에 대해 제2 식각 공정을 실시하여, 상기 제1 콘택홀 하부에 상기 제1 도전막을 잔류하되 상기 금속 배선이 노출되는 단계 및 상기 제1 도전막 상에 제2 도전막을 형성하여 콘택플러그를 형성하는 단계를 포함하는 것을 특징이 있다.The method for forming a contact plug of a semiconductor device according to the present invention includes providing a semiconductor substrate having a junction region, forming a first insulating layer on the semiconductor substrate, and forming a metal wiring on the first insulating layer. Forming a second insulating layer on the metal wiring; forming a first contact hole to expose the junction region by etching the second insulating layer and the first insulating layer; Etching the insulating layer to form a second contact hole exposing the metal wire, forming a first conductive film in the first contact hole and the second contact hole, and before the metal wire is exposed, Performing a first etching process on the first conductive film, and performing a second etching process on the first conductive film under conditions that the first conductive film is more removed than the metal wiring. A first contact hole, but the lower the residual first conductive film on is characterized in that it comprises a step of forming a contact plug to form a second conductive film on the step and the first conductive film on which the metal wiring is exposed.

상기 금속 배선은 텅스텐으로 형성할 수 있다. 상기 제1 도전막은 폴리 실리콘으로 형성할 수 있다. 상기 제2 도전막은 텅스텐으로 형성할 수 있다. 상기 제1 식각 공정은 SF6 가스를 식각 가스로 할 수 있다. 상기 제2 식각 공정은 HBr 가스와 Cl2 가스를 식각 가스로 할 수 있다. 상기 반도체 기판에 워드 라인, 선택 라인 및 주변 회로 트랜지스터가 더욱 형성될 수 있다. 상기 접합 영역은 상기 선택 라인들 사이에 형성될 수 있다.The metal wire may be formed of tungsten. The first conductive layer may be formed of polysilicon. The second conductive film may be formed of tungsten. The first etching process is SF 6 The gas may be an etching gas. In the second etching process, HBr gas and Cl 2 gas may be used as an etching gas. Word lines, select lines, and peripheral circuit transistors may be further formed on the semiconductor substrate. The junction region may be formed between the selection lines.

본 발명의 반도체 소자의 콘택 플러그 형성 방법에 따르면, 접합 영역과 연결되는 콘택 플러그와 금속 배선과 연결되는 콘택 플러그를 동시에 형성할 때 금속 배선이 손상되는 문제점을 해결할 수 있다. 이에 따라 접합 영역과 연결되는 콘택 플러그와 금속 배선과 연결되는 콘택 플러그를 동시에 형성할 수 있기 때문에, 반도체 소자 제조 공정의 효율성이 증대될 수 있다.According to the method for forming a contact plug of a semiconductor device of the present invention, it is possible to solve the problem that metal wiring is damaged when simultaneously forming a contact plug connected to a junction region and a contact plug connected to a metal wiring. Accordingly, since the contact plug connected to the junction region and the contact plug connected to the metal wiring can be formed at the same time, the efficiency of the semiconductor device manufacturing process can be increased.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1F are cross-sectional views of a device for explaining a method for forming a contact plug of a semiconductor device according to the present invention.

도 1a를 참조하면, 셀 영역과 주변 회로 영역을 포함하는 반도체 기판(102)에 웰 형성 공정, 문턱 전압 조절 공정, 소자 분리막 형성 공정 등을 통해 소자 분리 영역(도시하지 않음)과 액티브 영역을 한정한다. 그리고 반도체 소자 중 특히 플래시 메모리 소자를 형성하기 위하여 반도체 기판(102) 상에 터널 절연막(104), 플로팅 게이트용 제1 도전층(106), 유전체막(108), 콘트롤 게이트용 제2 도전층(110), 게이트 전극층(112), 하드 마스크(114)를 포함하는 적층막을 형성한다. 바람직하게는, 플로팅 게이트용 제1 도전층(106)과 콘트롤 게이트용 제2 도전층(110)은 폴리 실리콘으로 형성할 수 있다. 또한 유전체막(108)은 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있으며, 유전체막(108) 상에는 유전체막(108)을 보호하기 위한 캡핑 폴리막(도시하지 않음)을 더욱 형성할 수도 있다. 이때, 선택 트랜지스터 영역의 유전체막(108)은 일부가 제거되어 플로팅 게이트용 제1 도전층(106)과 콘트롤 게이트용 제2 도전층(110)이 전기적으로 연결되도록 할 수 있다. 게이트 전극층(112)은 텅스텐 실리사이드(WSix)로 형성할 수 있다.Referring to FIG. 1A, a device isolation region (not shown) and an active region are defined in a semiconductor substrate 102 including a cell region and a peripheral circuit region through a well forming process, a threshold voltage adjusting process, and an isolation layer forming process. do. In order to form a flash memory device among the semiconductor devices, the tunnel insulating film 104, the first conductive layer 106 for the floating gate 106, the dielectric film 108, and the second conductive layer for the control gate are formed on the semiconductor substrate 102. A laminated film including the 110, the gate electrode layer 112, and the hard mask 114 is formed. Preferably, the floating gate first conductive layer 106 and the control gate second conductive layer 110 may be formed of polysilicon. In addition, the dielectric film 108 may have an ONO (Oxide / Nitride / Oxide) structure, and a capping poly film (not shown) may be further formed on the dielectric film 108 to protect the dielectric film 108. have. In this case, a portion of the dielectric film 108 in the selection transistor region may be removed to electrically connect the first conductive layer 106 for the floating gate and the second conductive layer 110 for the control gate. The gate electrode layer 112 may be formed of tungsten silicide (WSix).

그리고 하드 마스크(114) 상에 형성된 게이트 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 상기 적층막들을 패터닝한다. 이로써 반도체 기판(102)의 셀 영역에는 터널 절연막(104), 플로팅 게이트용 제1 도전층(106), 유전체막(108), 콘트롤 게이트용 제2 도전층(110), 게이트 전극층(112), 하드 마스크(114)가 적층된 다수의 메모리 셀들이 직렬로 연결된 워드 라인들(도시하지 않음)이 형성된다. 또한, 워드 라인들(도시하지 않음) 양단에는 터널 절연막(104), 전기적으로 연결된 플로팅 게이트용 제1 도전층(106)과 콘트롤 게이트용 제2 도전층(110), 게이트 전극층(112), 하드 마스크(114)가 적층된 다수의 선택 트랜지스터들이 직렬로 연결된 선택 라인(DSL or SSL)이 형성된다. 이러한 선택 라인은 드레인 선택 라인(Drain Select Line; DSL)과 소스 선택 라인(Source Select Line; SSL)을 포함한다.The stacked layers are patterned by an etching process using a gate mask pattern (not shown) formed on the hard mask 114. As a result, in the cell region of the semiconductor substrate 102, the tunnel insulating film 104, the first conductive layer 106 for the floating gate, the dielectric film 108, the second conductive layer 110 for the control gate, the gate electrode layer 112, Word lines (not shown) in which a plurality of memory cells in which the hard mask 114 is stacked are connected in series are formed. In addition, both ends of the word lines (not shown) include a tunnel insulating film 104, a first electrically conductive layer 106 for floating gates, a second electrically conductive layer 110 for a control gate, a gate electrode layer 112, and hard wires. A select line DSL or SSL is formed in which a plurality of select transistors in which the mask 114 is stacked are connected in series. This select line includes a drain select line (DSL) and a source select line (SSL).

한편, 반도체 기판(102)의 주변 회로 영역에는 터널 절연막(104), 전기적으로 연결된 플로팅 게이트용 제1 도전층(106)과 콘트롤 게이트용 제2 도전층(110), 게이트 전극층(112), 하드 마스크(114)가 적층된 다수의 선택 트랜지스터들이 직렬로 연결된 주변 회로 트랜지스터가 형성된다.Meanwhile, in the peripheral circuit region of the semiconductor substrate 102, the tunnel insulating layer 104, the first conductive layer 106 for the floating gate and the second conductive layer 110 for the control gate, the gate electrode layer 112, and the hard gate are electrically connected to each other. A peripheral circuit transistor in which a plurality of select transistors in which the mask 114 is stacked is connected in series is formed.

그리고, 워드 라인(도시하지 않음), 선택 라인(DSL or SSL), 주변 회로 트랜지스터들 사이에서 노출된 반도체 기판(102)에 대해 이온 주입 공정을 실시하여 다수의 접합 영역들(116)을 형성한다. 이때, 소스 선택 라인(SSL) 사이에 형성된 접합 영역(116)은 공통 소스 영역이 되고, 드레인 선택 라인(DSL) 사이에 형성된 접 합 영역은 드레인 영역이 된다. 이어서, 워드 라인(도시하지 않음), 선택 라인(DSL or SSL), 주변 회로 트랜지스터의 측벽에 스페이서(118)를 형성한다. In addition, a plurality of junction regions 116 are formed by performing an ion implantation process on the semiconductor substrate 102 exposed between the word line (not shown), the select line DSL or SSL, and the peripheral circuit transistors. . In this case, the junction region 116 formed between the source select line SSL becomes a common source region, and the junction region formed between the drain select line DSL becomes a drain region. Subsequently, spacers 118 are formed on sidewalls of a word line (not shown), a selection line DSL or SSL, and a peripheral circuit transistor.

또한, 워드 라인(도시하지 않음), 선택 라인(DSL or SSL), 주변 회로 트랜지스터를 포함하는 반도체 기판(102) 상에 제1 절연층(120)을 형성한다. 제1 절연층(120)은 산화막으로 형성하는 것이 바람직하다. 그리고 제1 절연층(120) 상에 제2 절연층(122)을 형성하고 라인 형태로 트렌치를 형성한 뒤 트렌치를 도전 물질, 예를 들면 텅스텐으로 매립하여 금속 배선(124)을 형성한다. 제2 절연층(122)은 산화막으로 형성하는 것이 바람직하다. 도면에는 도시하지 않았지만, 금속 배선(124)은 하부에 형성된 접합 영역(116)이나 트랜지스터 등과 콘택 플러그를 통하여 연결될 수 있다.In addition, a first insulating layer 120 is formed on the semiconductor substrate 102 including a word line (not shown), a selection line DSL or SSL, and a peripheral circuit transistor. The first insulating layer 120 is preferably formed of an oxide film. The second insulating layer 122 is formed on the first insulating layer 120, and trenches are formed in a line shape. Then, the trench is filled with a conductive material, for example, tungsten, to form a metal wiring 124. The second insulating layer 122 is preferably formed of an oxide film. Although not shown in the drawing, the metal wire 124 may be connected to the junction region 116 or a transistor formed in the lower portion thereof through a contact plug.

도 1b를 참조하면, 제2 절연층(122) 상에 제3 절연층(126)을 형성한다. 그리고 선택 라인(DSL or SSL) 사이에 형성된 접합 영역(116)이 노출되도록 제3 절연층(126), 제2 절연층(122) 및 제1 절연층(120)을 식각하여 제1 콘택홀(128a)을 형성한다. 또한 금속 배선(124)이 노출되도록 제3 절연층(126)을 식각하여 제2 콘택홀(128b)을 형성한다. 제3 절연층(126)은 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 1B, a third insulating layer 126 is formed on the second insulating layer 122. The third insulating layer 126, the second insulating layer 122, and the first insulating layer 120 may be etched to expose the junction region 116 formed between the selection lines DSL or SSL. 128a). In addition, the third insulating layer 126 is etched to expose the metal lines 124 to form the second contact hole 128b. The third insulating layer 126 is preferably formed of an oxide film.

도 1c를 참조하면, 제1 콘택홀(128a)에 두 가지 물질층을 이용하여 콘택 플러그를 형성하는 공정을 실시하기 위하여, 먼저 제1 콘택홀(128a)과 제2 콘택홀(128b)을 포함하는 제3 절연층(126) 상에 제1 도전막(130)을 형성한다. 이로써, 제1 콘택홀(128a)과 제2 콘택홀(128b)은 제1 도전막(130)으로 갭필된다. 제1 도전막(130)은 제1 콘택홀(128a)과 제2 콘택홀(128b)을 갭필하는데 용이한 물질인 폴리 실리콘으로 형성하는 것이 바람직하다.Referring to FIG. 1C, in order to perform a process of forming a contact plug using two material layers in the first contact hole 128a, first, the first contact hole 128a and the second contact hole 128b are included. The first conductive layer 130 is formed on the third insulating layer 126. As a result, the first contact hole 128a and the second contact hole 128b are gap-filled with the first conductive layer 130. The first conductive layer 130 may be formed of polysilicon, which is a material that is easy to gapfill the first contact hole 128a and the second contact hole 128b.

도 1d를 참조하면, 제1 도전막(130)에 대해 제1 식각 공정을 실시하여 제1 도전막(130)을 에치백(etch back)한다. 제1 식각 공정은 금속 배선(124)이 노출되지 않도록 제2 콘택홀(128b)에 형성된 제1 도전막(130)이 70∼80％ 제거될 때까지 실시한다. 제1 식각 공정은 산화막에 대한 폴리 실리콘의 식각 선택비가 높아서 산화막에 비해 폴리 실리콘이 용이하게 식각되는 조건으로 실시한다. 또한 제1 식각 공정에서 폴리 실리콘은 콘택홀을 따라 균일하게 제거되도록 등방성 식각으로 제거되는 것이 바람직하다. 이를 위하여, 제1 식각 공정은 SF6 가스를 식각 가스로 하는 것이 바람직하다.Referring to FIG. 1D, a first etching process is performed on the first conductive layer 130 to etch back the first conductive layer 130. The first etching process is performed until 70 to 80% of the first conductive film 130 formed in the second contact hole 128b is removed so that the metal wiring 124 is not exposed. The first etching process is performed under conditions in which the polysilicon is easily etched compared to the oxide film because the etching selectivity of the polysilicon is high. In addition, in the first etching process, the polysilicon may be removed by isotropic etching so as to be uniformly removed along the contact hole. For this purpose, it is preferable that the first etching process uses SF 6 gas as an etching gas.

도 1e를 참조하면, 제1 도전막(130)에 대해 제2 식각 공정을 실시하여, 제1 콘택홀(128a)의 하부에만 제1 도전막(130)을 잔류시키며 제2 콘택홀(128b)에 형성된 제1 도전막(130)을 제거하여 금속 배선(124)을 노출시킨다. 이때, 노출된 금속 배선(124)이 손상되어 펀치(punch)가 발생되지 않도록 금속 배선(124)보다 제1 도전막(130)이 더욱 많이 제거되는 조건으로 제2 식각 공정을 실시하는 것이 바람직하다. 이때, 제2 식각 공정에서 제1 도전막(130)은 용이하게 식각되기 때문에, 제1 도전막(130)이 제2 콘택홀(128b)에 잔류하여 제2 콘택홀(128b)이 막히지 않도록 한다. 이를 위하여, 제2 식각 공정은 텅스텐에 비해 폴리 실리콘의 식각 선택비가 높은 조건으로 실시하는 것이 바람직하다. 예를 들면, 제2 식각 공정은 HBr 가스와 Cl2 가스를 혼합한 식각 가스로 실시하는 것이 바람직하다.Referring to FIG. 1E, a second etching process may be performed on the first conductive layer 130, thereby leaving the first conductive layer 130 only below the first contact hole 128a and leaving the second contact hole 128b. The first conductive film 130 formed in the substrate is removed to expose the metal wiring 124. In this case, it is preferable to perform the second etching process under the condition that the first conductive layer 130 is removed more than the metal lines 124 so that the exposed metal lines 124 are not damaged and a punch is not generated. . In this case, since the first conductive layer 130 is easily etched in the second etching process, the first conductive layer 130 remains in the second contact hole 128b so that the second contact hole 128b is not blocked. . To this end, the second etching process is preferably carried out under the condition that the etching selectivity of polysilicon is higher than that of tungsten. For example, the second etching process is preferably performed with an etching gas a mixture of HBr gas and Cl 2 gas.

도 1f를 참조하면, 제1 콘택홀(128a)과 제2 콘택홀(128b)에 제2 도전막(132)을 형성하여 갭필한다. 이로써, 제1 콘택홀(128a)에는 제1 도전막(130)과 제2 도전막(132)으로 형성되어 반도체 기판(102)에 형성된 접합 영역(116)과 전기적으로 연결되는 콘택 플러그가 형성되고, 제2 콘택홀(128b)에는 제2 도전막(132)으로 형성되어 금속 배선(124)과 전기적으로 연결되는 콘택 플러그가 형성된다. 제2 도전막(132)은 저항이 낮은 금속 물질, 예를 들면 텅스텐으로 형성하는 것이 바람직하다. 이로써, 콘택 플러그는 폴리 실리콘과 텅스텐으로 이루어지는데, 폴리 실리콘으로 콘택홀 하부를 용이하게 매립하며 텅스텐으로 콘택 플러그의 저항을 낮출 수 있다.Referring to FIG. 1F, a second conductive layer 132 is formed in the first contact hole 128a and the second contact hole 128b to form a gap fill. As a result, a contact plug formed of the first conductive layer 130 and the second conductive layer 132 and electrically connected to the junction region 116 formed in the semiconductor substrate 102 is formed in the first contact hole 128a. The second contact hole 128b is formed with a second conductive layer 132 to form a contact plug electrically connected to the metal wire 124. The second conductive layer 132 may be formed of a metal material having low resistance, for example, tungsten. As a result, the contact plug may be made of polysilicon and tungsten. The contact plug may be easily filled with polysilicon and the resistance of the contact plug may be lowered with tungsten.

한편, 본 발명의 실시예와 달리 제1 도전막(130)을 에치백할 때 SF6 가스로만 식각 공정을 실시할 수도 있다. 하지만 이 경우 노출된 금속 배선(124)이 제1 도전막(130)과 함께 식각되어 금속 배선(124)에 펀치가 발생하는 문제점이 있다. 또한, 제1 도전막(130)을 에치백할 때 SF6 가스를 식각 가스로 사용한 뒤 HBr 가스를 식각 가스로 사용하여 실시할 수도 있다. 하지만 이 경우 콘택홀(128a, 128b)의 크기가 미세해짐에 따라 식각 부산물인 폴리머가 발생하여 언더 에치(under etch)가 발생할 수 있다. 도 2는 금속 배선(124)에 언더 에치(도면부호 A)가 발생된 소자의 단면도를 나타내는 SEM 사진이다.On the other hand, unlike the embodiment of the present invention when etching the first conductive film 130, the etching process may be performed only with SF 6 gas. However, in this case, the exposed metal lines 124 are etched together with the first conductive layer 130 to cause punches in the metal lines 124. In addition, SF 6 when etching back the first conductive layer 130. The gas may be used as an etching gas and then HBr gas may be used as an etching gas. However, in this case, as the size of the contact holes 128a and 128b becomes fine, an polymer that is an etch byproduct may be generated, resulting in under etch. 2 is a SEM photograph showing a cross-sectional view of a device in which an under etch (reference numeral A) is generated in the metal wiring 124.

하지만 본 발명의 반도체 소자의 콘택 플러그 형성 방법에 따르면, 제1 도전막(130)을 에치백할 때 금속 배선(124)이 제거되어 손상되는 문제점을 해결할 수 있다. 따라서 이와 같이 상이한 물질로 형성된 하부 구조와 연결되는 콘택 플러그를 한꺼번에 형성할 수 있기 때문에, 공정의 효율성이 증대될 수 있다.However, according to the method for forming a contact plug of the semiconductor device of the present invention, when the first conductive layer 130 is etched back, the metal wiring 124 is removed and damaged. Therefore, since the contact plugs connected to the substructures formed of the different materials can be formed at once, the efficiency of the process can be increased.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 1A to 1F are cross-sectional views of a device for explaining a method for forming a contact plug of a semiconductor device according to the present invention.

도 2는 금속 배선에 언더 에치가 발생된 소자의 단면도를 나타내는 SEM 사진이다.2 is a SEM photograph showing a cross-sectional view of a device in which an under etch is generated in a metal wiring.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 터널 절연막102 semiconductor substrate 104 tunnel insulating film

106 : 게이트용 제1 도전층 108 : 유전체막106: first conductive layer for gate 108: dielectric film

110 : 게이트용 제2 도전층 112 : 게이트 전극층110: second conductive layer for gate 112: gate electrode layer

114 : 하드 마스크 116 : 접합 영역114: hard mask 116: bonding area

118 : 스페이서 120 ; 제1 절연층118: spacer 120; First insulating layer

122 : 제2 절연층 124 : 금속 배선122: second insulating layer 124: metal wiring

126 : 제3 절연층 128a : 제1 콘택홀126: third insulating layer 128a: first contact hole

128b : 제2 콘택홀 130 : 제1 도전막128b: second contact hole 130: first conductive film

132 : 제2 도전막132: second conductive film

Claims (8)

접합 영역이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a junction region formed thereon; 상기 반도체 기판상에 제1 절연층을 형성하는 단계;Forming a first insulating layer on the semiconductor substrate; 상기 제1 절연층 상에 금속 배선을 형성하는 단계;Forming a metal wire on the first insulating layer; 상기 금속 배선 상에 제2 절연층을 형성하는 단계;Forming a second insulating layer on the metal wiring; 상기 제2 절연층 및 상기 제1 절연층을 식각하여 상기 접합 영역을 노출시키는 제1 콘택홀을 형성하고, 상기 제2 절연층을 식각하여 상기 금속 배선을 노출시키는 제2 콘택홀을 형성하는 단계;Etching the second insulating layer and the first insulating layer to form a first contact hole exposing the junction region, and etching the second insulating layer to form a second contact hole exposing the metal wiring ; 상기 제1 콘택홀과 상기 제2 콘택홀에 제1 도전막을 형성하는 단계;Forming a first conductive film in the first contact hole and the second contact hole; 상기 금속 배선이 노출되기 전까지 상기 제1 도전막에 대해 제1 식각 공정을 실시하는 단계;Performing a first etching process on the first conductive layer until the metal lines are exposed; 상기 금속 배선에 비해 상기 제1 도전막이 더욱 많이 제거되는 조건으로 상기 제1 도전막에 대해 제2 식각 공정을 실시하여, 상기 제1 콘택홀 하부에 상기 제1 도전막을 잔류하되 상기 금속 배선이 노출되는 단계; 및A second etching process is performed on the first conductive layer under the condition that the first conductive layer is more removed than the metal wiring, and the first conductive layer is left under the first contact hole, but the metal wiring is exposed. Becoming; And 상기 제1 도전막 상에 제2 도전막을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.Forming a contact plug by forming a second conductive film on the first conductive film. 제1항에 있어서,The method of claim 1, 상기 금속 배선은 텅스텐으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the metal wiring is formed of tungsten. 제1항에 있어서,The method of claim 1, 상기 제1 도전막은 폴리 실리콘으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.The first conductive film is formed of polysilicon contact plug forming method of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 제2 도전막은 텅스텐으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the second conductive film is formed of tungsten. 제1항에 있어서,The method of claim 1, 상기 제1 식각 공정은 SF6 가스를 식각 가스로 하는 반도체 소자의 콘택 플러그 형성 방법.The first etching process is SF 6 A method for forming a contact plug of a semiconductor device using gas as an etching gas. 제1항에 있어서,The method of claim 1, 상기 제2 식각 공정은 HBr 가스와 Cl2 가스를 식각 가스로 하는 반도체 소자의 콘택 플러그 형성 방법.The second etching process is a method of forming a contact plug of a semiconductor device using HBr gas and Cl 2 gas as an etching gas. 제1항에 있어서,The method of claim 1, 상기 반도체 기판에 워드 라인, 선택 라인 및 주변 회로 트랜지스터가 더욱 형성되는 반도체 소자의 콘택 플러그 형성 방법.And a word line, a selection line and a peripheral circuit transistor are further formed on the semiconductor substrate. 제7항에 이어서,Following the claim 7, 상기 접합 영역은 상기 선택 라인들 사이에 형성된 반도체 소자의 콘택 플러그 형성 방법.And wherein the junction region is formed between the select lines.
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