KR20090070709A - Method of forming contact hole in a semiconductor device - Google Patents

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Abstract

A method for forming a contact hole of a semiconductor device is provided to prevent a bridge or damage in a selection line or a sidewall of a gate by forming the contact hole with the wide lower width without misalignment. A semiconductor substrate includes a selection line and a junction area(114a,114b) formed between selection lines. An insulating layer(120) is formed on the selection line. A contact mask pattern is formed on the insulating layer. The contact hole is formed in the insulating layer on the junction area by a first etching process using the contact mask pattern. The width of the contact hole is widened by a second etching process in the sidewall of the contact hole. The contact mask is removed.

Description

반도체 소자의 콘택홀 형성 방법{Method of forming contact hole in a semiconductor device}Method of forming contact hole in semiconductor device

본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 낸드 플래시 메모리의 소스 콘택 플러그를 형성하기 위한 콘택홀을 형성하는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device for forming a contact hole for forming a source contact plug of a NAND flash memory.

플래시 메모리란 전원이 차단되었을 때에도 데이터(data)를 보관할 수 있는 비휘발성 메모리 중의 하나로, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없이 전기적으로 프로그램(program)과 소거(erase)가 가능한 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.Flash memory is a nonvolatile memory that can retain data even when the power is cut off, and can be programmed and erased electrically without the need to refresh data at regular intervals. Refers to the device. Here, the program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell.

이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리 소자와 낸드(NAND)형 플래시 메모리 소자로 나눠진다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문 에 고속 동작을 요구하는 응용 분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.Such flash memory devices are divided into NOR-type flash memory devices and NAND-type flash memory devices according to cell structures and operating conditions. In a quinoa flash memory device, the drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased at any address, and its operation speed is high, it is mainly used for applications requiring high-speed operation. In contrast, in a NAND flash memory device, a plurality of memory cell transistors are connected in series to form a string, and one string is connected between a bit line and a common source line. Therefore, since the number of drain contact plugs is relatively small, it is easy to increase the degree of integration, and thus it is mainly used in applications requiring high capacity data storage.

이러한 낸드형 비휘발성 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 선택 라인, 예를 들어 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다. 각각의 선택 라인과 워드 라인 사이에는 접합 영역이 형성된다. 이때, 소스 선택 라인 사이의 접합 영역은 소스 영역이고, 드레인 선택 라인 사이의 접합 영역은 드레인 영역이다.In such a NAND type nonvolatile memory device, a plurality of word lines are formed between a source select line and a drain select line. The select line, for example, the source select line or the drain select line, is formed by connecting the gates of the select transistors included in the plurality of strings to each other, and the word line is formed by connecting the gates of the memory cell transistors to each other. The selection line and the word line include a tunnel oxide film, a floating gate, a dielectric film, and a control gate, and the selection line and the control gate are electrically connected to each other. A junction region is formed between each select line and word line. At this time, the junction region between the source select lines is a source region, and the junction region between the drain select lines is a drain region.

이러한 선택 라인 및 워드 라인의 측면에는 스페이서와 보호막이 형성되고, 선택 라인 및 워드 라인 전면에는 절연층이 형성된다. 절연층에는 선택 라인 사이의 접합 영역이 노출되도록 콘택홀이 형성된다. 그리고 콘택홀을 도전 물질로 채워서 접합 영역과 전기적으로 연결되는 콘택 플러그를 형성한다.Spacers and passivation layers are formed on side surfaces of the select lines and the word lines, and insulating layers are formed on the entire surfaces of the select lines and the word lines. Contact holes are formed in the insulating layer to expose the junction regions between the select lines. The contact hole is filled with a conductive material to form a contact plug electrically connected to the junction region.

그런데, 보호막은 콘택홀이 미스 얼라인(miss align) 되었을 때 선택 라인의 측면을 어느 정도 보호할 수 있지만, 미스 얼라인이 크게 발생하게 되면 보호막이 손상되어 보호막 하부에 형성된 스페이서와 선택 라인의 측벽이 파괴될 수 있다. 이로 인하여 선택 라인과 콘택 플러그가 집적 연결되어 소자 페일(fail)이 발생될 수 있다. 이러한 문제는 반도체 소자가 점차 고집적화되고 소형화됨에 따라 공정 마진이 감소하기 때문에 점차 중요한 이슈가 되고 있다. However, the protective film may protect the side of the selection line to some extent when the contact hole is miss aligned, but when the misalignment is large, the protective film is damaged and the sidewalls of the spacer and the selection line formed under the protective film are damaged. This can be destroyed. As a result, the select line and the contact plug may be integrated to generate a device fail. This problem is becoming an important issue as process margins decrease as semiconductor devices become increasingly integrated and miniaturized.

본 발명은 콘택홀 형성시 미스 얼라인 방지를 위한 마진을 확보할 수 있도록 경사 식각으로 콘택홀을 형성한 뒤, 콘택홀 측벽의 일부를 식각하여 콘택홀의 폭을 넓힘으로써 넓은 하부폭을 갖는 콘택홀을 형성할 수 있다.The present invention forms a contact hole by the inclined etching so as to secure a margin for preventing misalignment when forming the contact hole, and then by etching a part of the sidewall of the contact hole to increase the width of the contact hole, the contact hole having a wide lower width. Can be formed.

본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법은, 선택 라인 및 상기 선택 라인들 사이에 형성된 접합 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 선택 라인 상에 절연층을 형성하는 단계와, 상기 절연층 상에 콘택 마스크 패턴을 형성하는 단계와, 상기 콘택 마스크 패턴을 이용한 제1 식각 공정으로 상기 접합 영역 상의 상기 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀의 측벽에 대한 제2 식각 공정으로 상기 콘택홀의 폭을 넓히는 단계 및 상기 콘택 마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.A method of forming a contact hole in a semiconductor device according to an embodiment of the present invention may include providing a semiconductor substrate including a selection line and a junction region formed between the selection lines, and forming an insulating layer on the selection line. Forming a contact mask pattern on the insulating layer, forming a contact hole in the insulating layer on the junction region by a first etching process using the contact mask pattern, and forming a contact hole on a sidewall of the contact hole. And widening the width of the contact hole by a second etching process and removing the contact mask.

본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀 형성 방법은, 게이트 및 상기 게이트 사이에 형성된 접합 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 게이트 상에 절연층을 형성하는 단계와, 상기 절연층 상에 콘택 마스크 패턴을 형성하는 단계와, 상기 콘택 마스크 패턴을 이용한 제1 식각 공정으로 상기 접합 영역 상의 상기 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀의 측벽에 대한 제2 식각 공정으로 상기 콘택홀의 폭을 넓히는 단계 및 상기 콘택 마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a contact hole in a semiconductor device, the method comprising: providing a semiconductor substrate including a gate and a junction region formed between the gate, forming an insulating layer on the gate, and Forming a contact mask pattern on the insulating layer, forming a contact hole in the insulating layer on the junction region by a first etching process using the contact mask pattern, and a second etching process on sidewalls of the contact hole And widening the width of the contact hole and removing the contact mask.

상기 제1 식각 공정은 경사 식각으로 실시할 수 있다. 상기 제1 식각 공정은 산화막이 질화막이 비해 많이 식각되도록 실시할 수 있다. 상기 제2 식각 공정은 10∼300sccm의 산소 가스와 50∼300sccm의 아르곤 가스를 혼합하여 실시할 수 있다. 상기 제1 식각 공정은 산화막과 질화막의 식각 선택비가 10 내지 30 : 1 내지 5의 조건으로 실시할 수 있다. 상기 제1 식각 공정은 CxFy 계열의 가스와 산소(O2) 가스 및 아르곤(Ar) 가스를 혼합한 식각 가스로 실시할 수 있다. 상기 CxFy 계열의 가스는 C4F6 가스 또는 C4F8 가스를 포함할 수 있다. 상기 제2 식각 공정은 PET(Post Etch Treatment) 공정으로 실시할 수 있다. 상기 제2 식각 공정은 산소 가스와 아르곤 가스를 혼합하여 실시할 수 있다. 상기 절연층을 형성하기 전에 상기 선택 라인 또는 상기 게이트 상에 식각 보호막을 형성하는 단계를 더욱 포함할 수 있다. 상기 식각 보호막은 50∼500Å 두께의 질화막으로 형성할 수 있다. The first etching process may be performed by oblique etching. The first etching process may be performed such that the oxide film is more etched than the nitride film. The second etching process may be performed by mixing 10 to 300 sccm of oxygen gas and 50 to 300 sccm of argon gas. The first etching process may be performed under the condition that the etching selectivity between the oxide film and the nitride film is 10 to 30: 1 to 5. The first etching process may be performed using an etching gas obtained by mixing a C x F y -based gas, an oxygen (O 2 ) gas, and an argon (Ar) gas. The C x F y series gas may include a C 4 F 6 gas or a C 4 F 8 gas. The second etching process may be performed by a PET (Post Etch Treatment) process. The second etching process may be performed by mixing oxygen gas and argon gas. The method may further include forming an etch protective layer on the selection line or the gate before forming the insulating layer. The etch protection film may be formed of a nitride film having a thickness of 50 to 500 kPa.

본 발명의 반도체 소자의 콘택홀 형성 방법에 따르면, 미스 얼라인 없이 하부 폭이 넓은 콘택홀을 형성할 수 있다. 이에 따라 선택 라인 또는 게이트의 측벽이 손상되거나 브리지(bridge)가 발생하는 문제점을 방지할 수 있고, 콘택 플러그의 폭이 좁아 저항이 증가하는 문제점을 해결할 수 있다.According to the method for forming a contact hole in the semiconductor device of the present invention, a contact hole having a wide bottom can be formed without misalignment. As a result, problems such as damage to the sidewall of the selection line or the gate or a bridge may be prevented, and a problem that the resistance of the contact plug increases due to the narrow width of the contact plug may be solved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method for forming a contact hole in a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(102)에 웰 형성 공정, 문턱 전압 조절 공정, 소자 분리막 형성 공정 등을 통해 소자 분리 영역(도시하지 않음)과 액티브 영역을 한정한다. 그리고 반도체 소자 중 특히 플래시 메모리 소자를 형성하기 위하여 반도체 기판(102)의 액티브 영역 상에 터널 절연막(104), 플로팅 게이트용 제 1 도전층(106), 유전체막(108), 콘트롤 게이트용 제 2 도전층(110), 게이트 전극층(112)을 포함하는 적층막을 형성한다. 바람직하게는, 제1 도전층(106)과 제2 도전층(110)은 폴리 실리콘으로 형성할 수 있다. 또한 유전체막(108)은 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있으며, 유전체막(108) 상에는 유전체막(108)을 보호하기 위한 캡핑 폴리막(도시하지 않음)을 더욱 형성할 수도 있다. 이때, 선택 트랜지스터 영역의 유전체막(108)은 일부가 식각되어 제 1 도전층(106)과 제 2 도전층(110)이 전기적으로 연결되도록 할 수 있다. 게이트 전극층(112)은 텅스텐 실리사이드(WSix)로 형성할 수 있다.Referring to FIG. 1A, a device isolation region (not shown) and an active region are defined in a semiconductor substrate 102 through a well forming process, a threshold voltage adjusting process, and an isolation layer forming process. In order to form a flash memory device among the semiconductor devices, the tunnel insulating film 104, the first conductive layer 106 for the floating gate, the dielectric film 108, and the second for the control gate are formed on the active region of the semiconductor substrate 102. A laminated film including the conductive layer 110 and the gate electrode layer 112 is formed. Preferably, the first conductive layer 106 and the second conductive layer 110 may be formed of polysilicon. In addition, the dielectric film 108 may have an ONO (Oxide / Nitride / Oxide) structure, and a capping poly film (not shown) may be further formed on the dielectric film 108 to protect the dielectric film 108. have. In this case, a portion of the dielectric film 108 in the selection transistor region may be etched to allow the first conductive layer 106 and the second conductive layer 110 to be electrically connected to each other. The gate electrode layer 112 may be formed of tungsten silicide (WSix).

그리고 게이트 전극층(122) 상에 형성된 게이트 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 적층막을 패터닝한다. 이로써 반도체 기판(102)에는 터널 절연막(104), 플로팅 게이트용 제1 도전층(106), 유전체막(108), 콘트롤 게이트용 제2 도전층(110), 게이트 전극층(112)이 적층된 다수의 메모리 셀들이 직렬로 연결된 워드 라인들(WL0, WL1,…)이 형성된다. 통상적으로 워드 라인들은 16개 또는 32개로 형성되지만 도면에서는 각각 2개씩만 도시하였다. 또한, 워드 라인들(WL0, WL1,…)의 양단에는 터널 절연막(104), 전기적으로 연결된 제1 도전층(106)과 제2 도전층(110), 게이트 전극층(112)이 적층된 다수의 선택 트랜지스터들이 직렬로 연결된 선택 라인이 형성된다. 이러한 선택 라인은 소스 선택 라인(Source Select Line; SSL)과 드레인 선택 라인(Drain Select Line; DSL)을 포함하지만, 본 도면에서는 소스 선택 라인(SSL)만 도시하였다.The laminated film is patterned by an etching process using a gate mask pattern (not shown) formed on the gate electrode layer 122. As a result, a plurality of tunnel insulating films 104, floating gate first conductive layers 106, dielectric layers 108, control gate second conductive layers 110, and gate electrode layers 112 are stacked on the semiconductor substrate 102. Word lines WL0, WL1,... Are connected to each other in series. Typically, 16 or 32 word lines are formed, but only two are shown in the drawing. In addition, a plurality of tunnel insulating films 104, electrically connected first conductive layers 106, second conductive layers 110, and gate electrode layers 112 are stacked on both ends of the word lines WL0, WL1,... A select line is formed in which select transistors are connected in series. This select line includes a source select line (SSL) and a drain select line (DSL), but only the source select line SSL is illustrated in this figure.

그리고, 워드 라인 및 소스 선택 라인(SSL) 사이에서 노출된 반도체 기판(102)에 대해 이온 주입 공정을 실시하여 다수의 접합 영역들(114a, 114b)을 형성한다. 이때, 소스 선택 라인(SSL) 사이에 형성된 접합 영역(114b)은 소스 영역이 되고, 도면에는 도시하지 않았지만 드레인 선택 라인(DSL) 사이에 형성된 접합 영역은 드레인 영역이 된다.In addition, an ion implantation process is performed on the semiconductor substrate 102 exposed between the word line and the source selection line SSL to form a plurality of junction regions 114a and 114b. At this time, the junction region 114b formed between the source select lines SSL becomes a source region, and although not shown in the drawing, the junction region formed between the drain select lines DSL becomes a drain region.

도 1b를 참조하면, 워드 라인과 선택 라인을 포함한 반도체 기판(102) 상에 절연층, 예를 들면 산화층을 형성하고 절연층에 대해 이방성 식각 공정을 실시한다. 이로써, 소스 선택 라인(SSL)과 드레인 선택 라인(도시하지 않음)의 측벽에는 스페이서(116a)가 형성된다. 스페이서(116a)는 상부는 폭이 좁고 하부로 갈수록 폭이 넓어지기 때문에 라운드(round) 형상을 갖는다. 또한, 각각의 워드 라인들 사이와 선택 라인 및 워드 라인 사이는 폭이 좁기 때문에 절연층(116b)이 잔류한다. 한편, 소스 선택 라인(SSL) 사이의 반도체 기판(102)에 형성된 접합 영역(114b)이 노출된다.Referring to FIG. 1B, an insulating layer, for example, an oxide layer, is formed on a semiconductor substrate 102 including a word line and a selection line, and an anisotropic etching process is performed on the insulating layer. As a result, spacers 116a are formed on sidewalls of the source select line SSL and the drain select line (not shown). The spacer 116a has a round shape because the upper portion thereof is narrow and the width thereof becomes wider toward the lower portion. Further, the insulating layer 116b remains because the width is narrow between each word line and between the select line and the word line. Meanwhile, the junction region 114b formed in the semiconductor substrate 102 between the source select line SSL is exposed.

이어서, 스페이서(116a)와 절연층(116b)을 포함한 반도체 기판(102) 전체 구조 상부에 버퍼막(117)과 식각 보호막(118)이 형성된다. 한편, 버퍼막(117)은 식각 보호막(118)의 스트레스(stress)를 최소화하기 위하여 형성하며, 산화막을 이용하여 100∼200Å의 두께로 형성하는 것이 바람직하다. 식각 보호막(118)은 후속 공정에서 접합 영역(114b) 상에 콘택홀을 형성하는 자기 정렬 콘택(Self Align Contact; SAC) 공정에서 실시할 때 정렬 오차가 발생하라도 선택 라인 측벽이 식각되어 손상되는 것을 방지하기 위하여 형성된다. 식각 보호막(118)은 절연막, 예를 들면 질화막을 이용하여 50∼500Å의 두께로 형성하는 것이 바람직하다. Subsequently, a buffer layer 117 and an etch protection layer 118 are formed on the entire structure of the semiconductor substrate 102 including the spacer 116a and the insulating layer 116b. On the other hand, the buffer layer 117 is formed to minimize the stress (etch) of the etching protection layer 118, it is preferable to form a thickness of 100 ~ 200Å by using an oxide film. The etching protection layer 118 may be damaged by etching the sidewall of the select line even when an alignment error occurs when performing a self alignment contact (SAC) process in which a contact hole is formed on the junction region 114b in a subsequent process. It is formed to prevent that. The etching protection film 118 is preferably formed to a thickness of 50 to 500 kPa using an insulating film, for example, a nitride film.

도 1c를 참조하면, 식각 보호막(118) 상에 절연층(120)을 형성한다. 절연층(120)은 워드 라인(WL0, WL1,...) 및 선택 라인(SSL or DSL)을 덮을 수 있도록 이들의 높이보다 높게 형성하는 것이 바람직하다. 이를 위하여, 절연층(120)은 2000∼20000Å의 두께로 형성할 수 있다. 그리고, 절연층(120) 상에 콘택 마스크층을 형성하고, 소스 선택 라인(SSL) 사이의 접합 영역(114b) 상부가 오픈되도록 콘택 마스층을 패터닝하여 콘택 마스크 패턴(122)을 형성한다. 콘택 마스크 패턴(122)은 절연층(120)에 형성되는 콘택 라인을 형성하기 위한 식각 공정시 식각 마스크로 사용되며, 포토 레지스트(Photo Resist)로 형성하는 것이 바람직하다. 소스 선택 라인(SSL)은 통상적으로 라인 형태로 형성되기 때문에, 콘택 마스크 패턴(122) 또한 라인 형태로 형성된 개구부가 형성된다. Referring to FIG. 1C, an insulating layer 120 is formed on the etch protection layer 118. Insulating layer 120 is preferably formed higher than the height so as to cover the word line (WL0, WL1, ...) and the selection line (SSL or DSL). For this purpose, the insulating layer 120 may be formed to a thickness of 2000 ~ 20000mm. In addition, a contact mask layer is formed on the insulating layer 120, and the contact mask layer is patterned to form an upper portion of the junction region 114b between the source select line SSL, thereby forming the contact mask pattern 122. The contact mask pattern 122 is used as an etching mask in an etching process for forming contact lines formed on the insulating layer 120, and is preferably formed of a photo resist. Since the source select line SSL is typically formed in a line shape, the contact mask pattern 122 also has an opening formed in a line shape.

이어서, 콘택 마스크 패턴(122)을 이용한 식각 공정으로 절연층(120)을 식각하여 콘택홀(도면부호 C)을 형성하며, 콘택홀(도면부호 C) 하부의 식각 보호막(118)이 노출되면 콘택홀(도면부호 C)의 형성이 중지된다. 콘택홀(도면부호 C)은 라인 형태로 형성될 수 있으며, 이때 노출되는 식각 보호막(118)의 일부가 제거될 수 있다. Subsequently, the insulating layer 120 is etched through an etching process using the contact mask pattern 122 to form a contact hole (reference numeral C). Formation of the hole (reference numeral C) is stopped. The contact hole (notation C) may be formed in a line shape, and a portion of the etch protection layer 118 exposed may be removed.

한편, 소스 선택 라인(SSL) 사이의 공간은 폭이 좁고 특히 하부로 갈수록 폭이 협소해지기 때문에, 콘택홀(도면부호 C)은 경사(slope) 식각으로 형성하는 것이 바람직하다. 이로써, 콘택홀(도면부호 C)은 측벽이 경사를 갖게 되어 하부로 갈수록 폭이 좁아지도록 형성되기 때문에 미스 얼라인 마진(misalign margin)이 증가하여 미스 얼라인의 발생을 감소시킬 수 있다. 경사 식각은 폴리머(polymer)가 많이 발생하는 조건으로 실시하며, 산화막이 질화막이 비해 많이 식각되도록 산화막과 질화막의 식각 선택비가 10 내지 30 : 1 내지 5의 조건으로 실시하는 것이 바람직하다. 이를 위하여, 경사 식각은 CxFy 계열의 가스와 산소(O2) 가스 및 아르곤(Ar) 가스를 혼합한 식각 가스로 실시할 수 있다. CxFy 계열의 가스로는 C4F6 가스 또는 C4F8 가스를 포함할 수 있다. On the other hand, since the space between the source selection lines SSL is narrow and especially narrows toward the lower side, the contact hole (reference numeral C) is preferably formed by the slope etching. As a result, the contact hole (reference numeral C) is formed such that the side wall is inclined so that the width thereof becomes narrower toward the lower side, thereby increasing the misalign margin, thereby reducing the occurrence of the misalignment. Inclined etching is performed under conditions in which a large number of polymers are generated, and the etching selectivity of the oxide film and the nitride film is preferably performed under a condition of 10 to 30: 1 to 5 so that the oxide film is more etched than the nitride film. To this end, the gradient etching may be performed with an etching gas in which a gas of C x F y series, an oxygen (O 2 ) gas, and an argon (Ar) gas are mixed. Gas of the C x F y series may include a C 4 F 6 gas or a C 4 F 8 gas.

도 1d를 참조하면, 콘택홀(도면부호 C)의 폭을 더욱 넓게 형성하기 위하여 콘택홀(도면부호 C)에 대해 PET(Post Etch Treatment) 공정을 실시하여 콘택홀(도면부호 C)의 일부를 식각한다. 이때, 절연층(120) 상에는 콘택 마스크 패턴(122)이 형성되어 있기 때문에, 절연층(120) 상부는 식각되지 않고 노출된 콘택홀(도면부호 C)의 측벽만 PET 공정을 통해 소정량 제거된다. 이로써, 콘택홀(도면부호 C)의 폭, 특히 콘택홀(도면부호 C) 하부의 폭이 더욱 넓어질 수 있으며, 콘택홀(도면부호 C)의 측벽이 더욱 수직으로 형성될 수 있다. 이때, 콘택 마스크 패턴(122)의 일부도 함께 제거되어 콘택 마스크 패턴(122)의 두께가 감소되거나 콘택 마스크 패턴(122)의 개구부가 더욱 넓어질 수 있다. PET 공정은 10∼300sccm의 산소 가스와 50∼300sccm의 아르곤 가스를 혼합한 가스를 이용하여 실시할 수 있다.Referring to FIG. 1D, in order to form a wider width of the contact hole (reference numeral C), a part of the contact hole (reference numeral C) is performed by performing a Post Etch Treatment (PET) process on the contact hole (reference numeral C). Etch it. In this case, since the contact mask pattern 122 is formed on the insulating layer 120, the upper portion of the insulating layer 120 is not etched, and only a predetermined amount of sidewalls of the exposed contact holes (reference numeral C) are removed through the PET process. . As a result, the width of the contact hole (reference numeral C), in particular, the width of the lower portion of the contact hole (reference numeral C) may be wider, and the sidewall of the contact hole (reference numeral C) may be formed more vertically. In this case, a portion of the contact mask pattern 122 may also be removed to reduce the thickness of the contact mask pattern 122 or to widen the opening of the contact mask pattern 122. PET process can be performed using the gas which mixed 10-300 sccm oxygen gas and 50-300 sccm argon gas.

도 1e를 참조하면, 콘택홀(도면부호 C) 하부에 노출된 식각 보호막(118)을 제거하여 소스 선택 라인(SSL) 사이에 형성된 접합 영역(114b)이 노출되도록 한다. 이때, 반도체 기판(102)의 일부가 더욱 제거될 수 있다. 그리고, 콘택 마스크 패턴(122; 도 1d 참조)를 제거한다.Referring to FIG. 1E, the etching protection layer 118 exposed under the contact hole (reference numeral C) is removed to expose the junction region 114b formed between the source select line SSL. In this case, a part of the semiconductor substrate 102 may be further removed. The contact mask pattern 122 (see FIG. 1D) is removed.

이후에, 도면에는 도시하지 않았지만 콘택홀(도면부호 C)에 도전물질로 갭필(gap fill)하여 소스 콘택 라인을 형성한다. 이때, 소스 콘택 라인은 미스 얼라인 마진을 증가시키기 위하여 경사 식각으로 형성된 콘택홀에 비해 하부폭이 더욱 넓게 형성되기 때문에, 저항이 낮아져서 반도체 소자의 성능을 향상시킬 수 있다.Subsequently, although not shown in the drawing, a gap fill (gap fill) is formed in the contact hole (reference numeral C) with a conductive material to form a source contact line. In this case, since the lower width of the source contact line is formed to be wider than that of the contact hole formed by the inclined etching to increase the misalignment margin, the resistance of the source contact line may be lowered to improve the performance of the semiconductor device.

한편, 본 발명의 일실시예는 플래시 메모리 소자의 콘택홀을 형성하는 방법을 일례로 설명하였지만, 이에 한정되지 않고 절연층을 식각하고 절연층의 식각 부위의 폭을 넓히는 공정, 예를 들면 PET 공정을 실시하는 것을 포함하는 모든 반도 체 소자의 제조 공정의 콘택홀을 형성하는 공정에도 적용될 수 있음은 당연하다. 즉, 본 발명의 일실시예에서는 선택 라인 사이에 형성된 접합 영역과 접하는 콘택 플러그를 형성하기 위한 콘택홀 형성 공정을 예로 들어 설명하였지만, 게이트 사이에 형성된 접합 영역과 접하는 콘택 플러그를 형성하기 위한 콘택홀 형성 공정에도 적용될 수 있음은 당연하다.Meanwhile, an embodiment of the present invention has been described as a method of forming a contact hole of a flash memory device as an example. Of course, it can be applied to the process of forming the contact hole of the manufacturing process of all semiconductor devices, including the implementation of. That is, in one embodiment of the present invention, a contact hole forming process for forming a contact plug in contact with a junction region formed between select lines has been described as an example. Naturally, it can be applied to the forming process.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method for forming a contact hole in a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 터널 절연막102 semiconductor substrate 104 tunnel insulating film

106 : 제 1 도전층 108 : 유전체막106: first conductive layer 108: dielectric film

110 : 제 2 도전층 112 : 게이트 전극층110: second conductive layer 112: gate electrode layer

114a, 114b : 접합 영역 116a : 스페이서114a, 114b: junction region 116a: spacer

116b : 절연층 117 : 버퍼막116b: insulating layer 117: buffer film

118 : 식각 보호막 120 : 절연층118: etching protection film 120: insulating layer

122 : 콘택 마스크 패턴122: contact mask pattern

Claims (12)

선택 라인 및 상기 선택 라인들 사이에 형성된 접합 영역을 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate comprising a selection line and a junction region formed between the selection lines; 상기 선택 라인 상에 절연층을 형성하는 단계;Forming an insulating layer on the selection line; 상기 절연층 상에 콘택 마스크 패턴을 형성하는 단계;Forming a contact mask pattern on the insulating layer; 상기 콘택 마스크 패턴을 이용한 제1 식각 공정으로 상기 접합 영역 상의 상기 절연층에 콘택홀을 형성하는 단계;Forming a contact hole in the insulating layer on the junction region by a first etching process using the contact mask pattern; 상기 콘택홀의 측벽에 대한 제2 식각 공정으로 상기 콘택홀의 폭을 넓히는 단계; 및Widening the width of the contact hole by a second etching process on a sidewall of the contact hole; And 상기 콘택 마스크를 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.Removing the contact mask; and forming a contact hole in the semiconductor device. 게이트 및 상기 게이트 사이에 형성된 접합 영역을 포함하는 반도체 기판이 제공되는 단계;Providing a semiconductor substrate comprising a gate and a junction region formed between the gates; 상기 게이트 상에 절연층을 형성하는 단계;Forming an insulating layer on the gate; 상기 절연층 상에 콘택 마스크 패턴을 형성하는 단계;Forming a contact mask pattern on the insulating layer; 상기 콘택 마스크 패턴을 이용한 제1 식각 공정으로 상기 접합 영역 상의 상기 절연층에 콘택홀을 형성하는 단계;Forming a contact hole in the insulating layer on the junction region by a first etching process using the contact mask pattern; 상기 콘택홀의 측벽에 대한 제2 식각 공정으로 상기 콘택홀의 폭을 넓히는 단계; 및Widening the width of the contact hole by a second etching process on a sidewall of the contact hole; And 상기 콘택 마스크를 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.Removing the contact mask; and forming a contact hole in the semiconductor device. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 공정은 경사 식각으로 실시하는 반도체 소자의 콘택홀 형성 방법.The first etching process is a method for forming a contact hole of a semiconductor device performed by the diagonal etching. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 공정은 산화막이 질화막이 비해 많이 식각되도록 실시하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the first etching process is performed so that the oxide layer is etched more than the nitride layer. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 식각 공정은 10∼300sccm의 산소 가스와 50∼300sccm의 아르곤 가스를 혼합하여 실시하는 반도체 소자의 콘택홀 형성 방법.The second etching process is a method for forming a contact hole in a semiconductor device performed by mixing 10 to 300 sccm oxygen gas and 50 to 300 sccm argon gas. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 공정은 산화막과 질화막의 식각 선택비가 10 내지 30 : 1 내지 5의 조건으로 실시하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the etching selectivity of the oxide film and the nitride film is performed under a condition of 10 to 30: 1 to 5. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 공정은 CxFy 계열의 가스와 산소(O2) 가스 및 아르곤(Ar) 가스를 혼합한 식각 가스로 실시하는 반도체 소자의 콘택홀 형성 방법.The method of claim 1, wherein the first etching process is performed using an etching gas obtained by mixing a C x F y -based gas, an oxygen (O 2 ) gas, and an argon (Ar) gas. 제7항에 있어서,The method of claim 7, wherein 상기 CxFy 계열의 가스는 C4F6 가스 또는 C4F8 가스를 포함하는 반도체 소자의 콘택홀 형성 방법.The C x F y- based gas includes a C 4 F 6 gas or a C 4 F 8 gas. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 식각 공정은 PET(Post Etch Treatment) 공정으로 실시하는 반도체 소자의 콘택홀 형성 방법.The second etching process is a contact hole forming method of a semiconductor device performed by a PET (Post Etch Treatment) process. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 식각 공정은 산소 가스와 아르곤 가스를 혼합하여 실시하는 반도체 소자의 콘택홀 형성 방법.The second etching process is a contact hole forming method of a semiconductor device performed by mixing oxygen gas and argon gas. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 절연층을 형성하기 전에 상기 선택 라인 또는 상기 게이트 상에 식각 보호막을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택홀 형성 방법.And forming an etch protective layer on the selection line or the gate before forming the insulating layer. 제11항에 있어서,The method of claim 11, 상기 식각 보호막은 50∼500Å 두께의 질화막으로 형성하는 반도체 소자의 콘택홀 형성 방법.The etching protection film is a contact hole forming method of a semiconductor device formed of a nitride film of 50 ~ 500Å thickness.
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