KR20090052067A - Method of forming metal line of semiconductor devices - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판 상부에 다수의 선택 라인과 다수의 워드 라인을 형성하는 단계와, 서로 다른 영역의 상기 선택 라인들 사이에 공통 소스 영역 및 드레인 영역을 각각 형성하는 단계와, 상기 선택 라인 및 워드 라인 상에 제1 층간 절연막을 형성하고 상기 제1 층간 절연막에 상기 공통 소스 영역과 전기적으로 연결되는 제1 공통 소스 라인을 형성하는 단계와, 상기 제1 공통 소스 라인 상에 제2 층간 절연막을 형성하여 상기 제1 공통 소스 라인을 덮은 뒤 상기 드레인 영역이 형성된 상기 반도체 기판이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀의 하부에 노출된 상기 드레인 영역에 대해 이온 주입 공정을 실시하는 단계 및 상기 콘택홀을 포함한 상기 제2 층간 절연막 상에 금속 물질로 채워서 제1 금속 배선을 형성하는 단계를 포함하기 때문에, 텅스텐으로 형성된 공통 소스 라인의 표면에 산화되지 않기 때문에 산화막으로 인하여 공통 소스 라인의 저항이 증가되는 문제점을 해결할 수 있다. The present invention relates to a method of forming metal wirings of a semiconductor device, the method comprising: forming a plurality of selection lines and a plurality of word lines on a semiconductor substrate, and forming a common source region and a drain region between the selection lines of different regions. Respectively forming a first interlayer insulating film on the selection line and the word line, and forming a first common source line electrically connected to the common source region in the first interlayer insulating film; Forming a second interlayer insulating layer on a common source line to cover the first common source line, forming a contact hole to expose the semiconductor substrate on which the drain region is formed, and to expose the drain region below the contact hole; Performing an ion implantation process on the second interlayer insulating film including the contact hole Because it includes a stand forming a first metal wiring, it is because they are not oxidized on the surface of the common source lines formed of a tungsten oxide film can be due to solve the problem of increasing the resistance of the common source line.

금속 배선, 텅스텐, 산화막, 드레인 영역 Metal wiring, tungsten, oxide, drain region

Description

반도체 소자의 금속 배선 형성 방법{Method of forming metal line of semiconductor devices}Method of forming metal line of semiconductor devices

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 낸드 플래시 메모리 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in NAND flash memory devices.

반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래쉬 메모리(Flash Memory) 등이 있다.The semiconductor memory device is classified into a volatile memory in which stored information disappears as the supply of electricity is stopped, and a non-volatile memory in which information can be continuously maintained even when the supply of electricity is stopped. The nonvolatile memory includes erasable programmable read only memory (EPROM), electrically erasable programmable read only memory (EPEPROM), flash memory, and the like.

이러한 비휘발성 메모리 소자 중 플래시 메모리는 전원이 차단되었을 때에도 데이터(data)를 보관할 수 있으며 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없이 전기적으로 프로그램(program)과 소거(erase)가 가능한 소자를 일컫는다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의 미한다.Among these non-volatile memory devices, flash memory can retain data even when the power is cut off, and can be electrically programmed and erased without requiring a refresh function to rewrite the data at regular intervals. Refers to the device. Here, the program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell.

이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리 소자와 낸드(NAND)형 플래시 메모리 소자로 나눠진다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용 분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.Such flash memory devices are divided into NOR-type flash memory devices and NAND-type flash memory devices according to cell structures and operating conditions. In a quinoa flash memory device, the drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased for an arbitrary address and its operation speed is high, it is mainly used for applications requiring high speed operation. In contrast, in a NAND flash memory device, a plurality of memory cell transistors are connected in series to form a string, and one string is connected between a bit line and a common source line. Therefore, since the number of drain contact plugs is relatively small, it is easy to increase the degree of integration, and thus it is mainly used in applications requiring high capacity data storage.

이러한 낸드형 비휘발성 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 선택 라인은 소스 선택 라인 또는 드레인 선택 라인을 포함할 수 있으며, 각각의 선택 라인과 워드 라인 사이에는 접합 영역이 형성된다. 이때, 소스 선택 라인 사이의 접합 영역은 공통 소스 영역이고, 드레인 선택 라인 사이의 접합 영역은 드레인 영역이다.In such a NAND type nonvolatile memory device, a plurality of word lines are formed between a source select line and a drain select line. The select line may include a source select line or a drain select line, and a junction region is formed between each select line and the word line. At this time, the junction region between the source select lines is a common source region, and the junction region between the drain select lines is a drain region.

통상적으로, 게이트와 드레인 영역은 콘택홀(contact hole)을 통해 외부와 전기적으로 접속되지만 공통 소스 영역은 라인(line) 구조로 형성되는 공통 소스 라인을 통해 외부와 전기적으로 접속한다. 따라서, 공통 소스 라인은 플래시 메모리 소자 내에서 차지하는 면적이 크기 때문에, 플래시 메모리 소자의 성능을 향상시키기 위하여 공통 소스 라인의 면저항을 감소시키려는 노력이 계속되고 있다. 이 는 반도체 소자가 소형화되고 집적화됨에 따라 더욱 중요한 이슈가 되고 있다.Typically, the gate and drain regions are electrically connected to the outside through contact holes, but the common source region is electrically connected to the outside through a common source line formed in a line structure. Therefore, since the common source line occupies a large area in the flash memory device, efforts have been made to reduce the sheet resistance of the common source line in order to improve the performance of the flash memory device. This becomes a more important issue as semiconductor devices are miniaturized and integrated.

본 발명은 금속 배선의 저항을 감소시키기 위하여 이온 주입 공정 및 열처리 공정을 실시할 때 텅스텐으로 형성된 공통 소스 라인이 노출되지 않도록 하여 공통 소스 라인에 산화막이 형성되는 것을 방지할 수 있다.The present invention can prevent the oxide film from being formed on the common source line by preventing the common source line formed of tungsten from being exposed during the ion implantation process and the heat treatment process to reduce the resistance of the metal wiring.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상부에 다수의 선택 라인과 다수의 워드 라인을 형성하는 단계와, 서로 다른 영역의 상기 선택 라인들 사이에 공통 소스 영역 및 드레인 영역을 각각 형성하는 단계와, 상기 선택 라인 및 워드 라인 상에 제1 층간 절연막을 형성하고 상기 제1 층간 절연막에 상기 공통 소스 영역과 전기적으로 연결되는 제1 공통 소스 라인을 형성하는 단계와, 상기 제1 공통 소스 라인 상부를 덮기 위하여 상기 제1 공통 소스 라인 상에 제2 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막과 상기 제2 층간 절연막을 식각하여 상기 드레인 영역이 노출되는 콘택홀을 형성하는 단계 및 상기 콘택홀을 포함한 상기 제2 층간 절연막 상에 금속 물질로 채워서 제1 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of forming a metal wiring of a semiconductor device according to the present invention, forming a plurality of selection lines and a plurality of word lines on a semiconductor substrate, and a common source region and a drain region between the selection lines of different regions, respectively Forming a first interlayer insulating film on the select line and the word line, and forming a first common source line electrically connected to the common source region in the first interlayer insulating film; Forming a second interlayer insulating layer on the first common source line to cover an upper portion of the source line; and forming a contact hole through which the drain region is exposed by etching the first interlayer insulating layer and the second interlayer insulating layer. And forming a first metal wire by filling a metal material on the second interlayer insulating layer including the contact hole. It characterized.

상기 제1 금속 배선을 형성한 뒤, 상기 제1 금속 배선 상에 제3 층간 절연막을 형성하는 단계와, 상기 제1 공통 소스 라인 및 상기 제1 금속 배선이 노출되도록 상기 제3 층간 절연막의 일부를 제거하는 단계와, 상기 제거된 제3 층간 절연막에 금속 물질을 형성하여 상기 제1 공통 소스 라인과 연결되는 제2 공통 소스 라인 및 상기 제1 금속 배선과 연결되는 제2 금속 배선을 형성하는 단계와, 상기 제3 층간 절연막 상에 상기 제2 공통 소스 라인이 오픈되도록 제3 금속 배선 패턴을 형성하는 단계 및 상기 제3 금속 배선을 포함하는 상기 제3 층간 절연막 상에 제4 층간 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 콘택홀 하부에 노출된 상기 드레인 영역에 대해 이온 주입 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 이온 주입 공정 후 이온 활성화 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 이온 활성화 공정은 열처리 공정으로 실시할 수 있다. 상기 열처리 공정은 N2 분위기와 900∼1000℃의 온도에서 실시하는 급속 열처리 공정일 수 있다. 상기 이온 활성화 공정을 실시한 뒤 상기 콘택홀을 통해 노출된 표면에 형성된 산화막을 제거하는 단계를 더욱 포함할 수 있다. 상기 산화막은 습식 세정 공정으로 제거할 수 있다. 상기 제1 공통 소스 라인 또는 상기 제2 공통 소스 라인은 텅스텐으로 형성할 수 있다. 상기 제3 금속 배선은 알루미늄으로 형성할 수 있다.After forming the first metal wiring, forming a third interlayer insulating film on the first metal wiring, and removing a portion of the third interlayer insulating film to expose the first common source line and the first metal wiring. Forming a metal material on the removed third interlayer insulating layer to form a second common source line connected to the first common source line and a second metal wiring connected to the first metal wire; Forming a third metal wiring pattern to open the second common source line on the third interlayer insulating film, and forming a fourth interlayer insulating film on the third interlayer insulating film including the third metal wiring. It may further include. The method may further include performing an ion implantation process on the drain region exposed under the contact hole. The method may further include performing an ion activation process after the ion implantation process. The ion activation step may be performed by a heat treatment step. The heat treatment process may be a rapid heat treatment process carried out in a N 2 atmosphere and the temperature of 900 ~ 1000 ℃. The method may further include removing an oxide film formed on a surface exposed through the contact hole after the ion activation process. The oxide film may be removed by a wet cleaning process. The first common source line or the second common source line may be formed of tungsten. The third metal wire may be formed of aluminum.

본 발명의 반도체 소자의 금속 배선 형성 방법에 따르면, 텅스텐으로 형성된 공통 소스 라인의 표면에 산화되지 않기 때문에 산화막으로 인하여 공통 소스 라인의 저항이 증가되는 문제점을 해결할 수 있다. 이에 따라 보다 고성능의 반도체 소자의 제조가 가능하다.According to the method for forming the metal wiring of the semiconductor device of the present invention, since the oxide is not oxidized on the surface of the common source line formed of tungsten, the problem of increasing the resistance of the common source line due to the oxide film can be solved. As a result, a higher performance semiconductor device can be manufactured.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1h는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1H are cross-sectional views illustrating a device for explaining a method of manufacturing a nonvolatile memory device according to the present invention.

도 1a를 참조하면, 워드 라인 영역과 선택 라인 영역을 포함하는 반도체 기판(102) 상에는 다수의 소스 선택 라인(Source Select Line; SSL), 다수의 워드 라인(WL0 … WL1) 및 다수의 드레인 선택 라인(Drain Select Line; DSL)이 소정의 간격으로 평행하게 형성된다. 소스 선택 라인과 드레인 선택 라인 사이에는 보통 16, 32 또는 64개의 워드 라인이 형성되지만, 도면에서는 워드 라인을 2개 또는 1개만 도시하였다. 이하, 소스 선택 라인과 드레인 선택 라인을 함께 지칭할 때 '선택 라인'이라고 하기로 한다.Referring to FIG. 1A, a plurality of source select lines (SSL), a plurality of word lines WL0... WL1, and a plurality of drain select lines are formed on a semiconductor substrate 102 including a word line region and a select line region. (Drain Select Line; DSL) is formed in parallel at a predetermined interval. Normally 16, 32 or 64 word lines are formed between the source select line and the drain select line, but only two or one word line is shown in the figure. Hereinafter, the source selection line and the drain selection line will be referred to as a 'selection line'.

한편, 워드 라인이나 선택 라인은 게이트 절연막(104), 플로팅 게이트용 도전막(106), 유전체막(108), 콘트롤 게이트용 도전막(110), 게이트 전극층(112)을 포함하는 적층막 구조의 게이트(gate)로 형성된다. 바람직하게는, 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 폴리 실리콘(poly silicon)을 사용하여 형성할 수 있으며, 유전체막(108)은 산화막, 질화막 및 산화막이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. 또한, 게이트 전극층(112)은 반도체 제조 공정에서 통상적으로 사용되는 도전 물질인 텅스텐 실리사이드(WSix) 등을 사용하여 형성할 수 있다. 또한, 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 소정의 공정을 통해 전기적으로 연결된다. On the other hand, the word line or the selection line has a laminated film structure including a gate insulating film 104, a floating gate conductive film 106, a dielectric film 108, a control gate conductive film 110, and a gate electrode layer 112. It is formed as a gate. Preferably, the floating gate conductive film 106 and the control gate conductive film 110 may be formed using poly silicon, and the dielectric film 108 may be formed by stacking an oxide film, a nitride film, and an oxide film. It may be formed in an ONO (Oxide / Nitride / Oxide) structure. In addition, the gate electrode layer 112 may be formed using tungsten silicide (WSix) or the like, which is a conductive material commonly used in a semiconductor manufacturing process. In addition, the floating gate conductive film 106 and the control gate conductive film 110 of the selection line are electrically connected through a predetermined process.

그리고, 선택 라인 및 워드 라인 사이에 노출된 반도체 기판(102)에 이온 주입 공정을 실시하여 다수의 접합 영역들(114a, 114b, 114c)을 형성한다. 여기서, 소스 선택 라인(SSL) 사이에 형성되는 접합 영역(114b)은 공통 소스 영역(114b)이 되고, 드레인 선택 라인(DSL) 사이에 형성되는 접합 영역(114c)은 드레인 영역(114c)이 된다.An ion implantation process is performed on the semiconductor substrate 102 exposed between the select line and the word line to form a plurality of junction regions 114a, 114b, and 114c. Here, the junction region 114b formed between the source select lines SSL becomes the common source region 114b, and the junction region 114c formed between the drain select lines DSL becomes the drain region 114c. .

이어서, 워드 라인과 선택 라인을 포함한 반도체 기판(102) 전체 구조 상부에 절연막(116b)을 형성하고 절연막(116b)에 대해 이방성 식각 공정을 실시한다. 이로써, 절연막(116b)은 폭이 좁은 워드 라인 사이에 잔류한다. 또한 선택 라인의 측벽에 절연막이 잔류하여 스페이서(116a)를 형성한다. 스페이서(116a) 사이에는 공통 소스 영역(114b) 및 드레인 영역(114c)이 노출된다.Subsequently, an insulating film 116b is formed over the entire structure of the semiconductor substrate 102 including the word line and the selection line, and an anisotropic etching process is performed on the insulating film 116b. As a result, the insulating film 116b remains between the narrow word lines. In addition, an insulating film remains on the sidewall of the selection line to form the spacer 116a. The common source region 114b and the drain region 114c are exposed between the spacers 116a.

이후에, 워드 라인, 선택 라인 및 스페이서(116a)를 포함한 반도체 기판(102) 전체 구조 상부에 보호막(118)을 형성한다. 보호막(118)은 후속 공정에서 접합 영역들(114b, 114c) 상에 콘택홀을 형성할 때 정렬 오차가 발생하더라도 선택 라인 측벽의 절연막 스페이서(116a)가 식각되는 것을 방지하기 위한 자기 정렬 콘 택(Self Align Contact; SAC) 공정을 위하여 사용된다. 보호막(118)은 질화막으로형성하는 것이 바람직하며, 전술한 공정으로 형성된 적층막들의 단차가 유지될 수 있도록 얇은 두께로 형성하는 것이 바람직하다. Thereafter, the passivation layer 118 is formed on the entire structure of the semiconductor substrate 102 including the word line, the selection line, and the spacer 116a. The passivation layer 118 is a self-aligning contact for preventing the insulating layer spacer 116a of the select line sidewalls from being etched even when an alignment error occurs when forming contact holes on the junction regions 114b and 114c in a subsequent process. Self Align Contact (SAC) process. The protective film 118 is preferably formed of a nitride film, and preferably formed in a thin thickness so that the step of the laminated films formed by the above-described process can be maintained.

도 1b를 참조하면, 보호막(118)을 포함하는 반도체 기판(102) 상에 제1 층간 절연막(120)을 형성한다. 그리고, 공통 소스 영역(114b)이 노출되도록 제1 층간 절연막(120)의 일부를 제거한다. 이때, 제1 층간 절연막(120)은 라인 형태로 제거되어 다수의 공통 소스 영역(114b)은 라인 형태로 한꺼번에 노출된다. 이후에, 제거된 제1 층간 절연막(120) 내부에 베리어 메탈층(barrier metal layer; 도시하지 않음)을 형성하고, 베리어 메탈층(도시하지 않음) 상에 금속 물질을 이용하여 매립함으로써 제1 공통 소스 라인(122)을 형성한다. 베리어 메탈층(도시하지 않음)은 Ti/Tin의 적층막으로 형성하는 것이 바람직하다. 또한 제1 공통 소스 라인(122)은 텅스텐으로 형성하는 것이 바람직하다.Referring to FIG. 1B, the first interlayer insulating layer 120 is formed on the semiconductor substrate 102 including the passivation layer 118. A portion of the first interlayer insulating layer 120 is removed to expose the common source region 114b. In this case, the first interlayer insulating layer 120 is removed in the form of a line so that the plurality of common source regions 114b are exposed at the same time in the form of a line. Subsequently, a barrier metal layer (not shown) is formed in the removed first interlayer insulating layer 120, and the first common layer is buried using a metal material on the barrier metal layer (not shown). Source line 122 is formed. The barrier metal layer (not shown) is preferably formed of a laminated film of Ti / Tin. In addition, the first common source line 122 is preferably formed of tungsten.

종래의 90nm 이상의 공정 기술에서, 공통 소스 라인은 주로 폴리 실리콘으로 형성하였다. 하지만 폴리 실리콘은 공통 소스 라인의 면저항을 줄이는데 한계가 있기 때문에, 보다 저항이 작은 텅스텐을 이용하여 공통 소스 라인을 형성하는 것이 바람직하다.In a conventional 90 nm or larger process technology, the common source line was formed primarily of polysilicon. However, since polysilicon has a limit in reducing sheet resistance of a common source line, it is desirable to form a common source line using tungsten having a smaller resistance.

도 1c를 참조하면, 제1 층간 절연막(120) 상에 제2 층간 절연막(124)을 형성한다. 그리고, 반도체 기판(102)에 형성된 드레인 영역(114c)이 오픈되도록 제2 층간 절연막(124) 및 제1 층간 절연막(120)의 일부를 제거하여 콘택홀을 형성한다. 또한, 도면에는 도시하지 않았지만 워드 라인의 게이트 전극층(도시하지 않음)이 노출되도록 제2 층간 절연막(124)을 제거하여 콘택홀을 형성할 수 있다. 이때, 제1 공통 소스 라인(122) 상부의 제2 층간 절연막(124)은 제거하지 않아서 제1 공통 소스 라인(122)이 노출되지 않도록 한다.Referring to FIG. 1C, a second interlayer insulating layer 124 is formed on the first interlayer insulating layer 120. The contact hole is formed by removing a portion of the second interlayer insulating layer 124 and the first interlayer insulating layer 120 so that the drain region 114c formed in the semiconductor substrate 102 is opened. In addition, although not shown in the drawing, a contact hole may be formed by removing the second interlayer insulating layer 124 so that the gate electrode layer (not shown) of the word line is exposed. In this case, the second interlayer insulating layer 124 on the first common source line 122 is not removed so that the first common source line 122 is not exposed.

그리고, 이후 공정에서 콘택홀에 형성되는 콘택 플러그와 하부 구조 사이의 면저항을 감소시키기 위하여, 콘택홀을 통해 노출된 드레인 영역(114c) 또는 워드 라인의 게이트 전극층(도시하지 않음)에 대해 이온 주입 공정을 실시한다. 이어서, 주입된 이온의 활성화를 위하여 드레인 영역(114c)에 대해 열처리 공정을 실시한다. 상기 열처리 공정은 급속 열처리 공정(Rapid Thermal Process; RTP)로써 N2 분위기에서 900∼1000℃에서 실시하는 것이 바람직하다.In order to reduce the sheet resistance between the contact plug formed in the contact hole and the underlying structure in the subsequent process, an ion implantation process is performed on the drain region 114c or the gate electrode layer (not shown) of the word line exposed through the contact hole. Is carried out. Subsequently, a heat treatment process is performed on the drain region 114c to activate the implanted ions. The heat treatment step is a rapid thermal process (RTP) is preferably carried out at 900 ~ 1000 ℃ in N 2 atmosphere.

이때, 급속 열처리 공정중에 노출된 드레인 영역(114c) 및 게이트 전극층(도시하지 않음)의 표면에는 산화막이 형성될 수 있다. 이러한 산화막을 제거하지 않으면 후속하는 공정에서 콘택홀에 형성되는 금속 배선과 하부 구조 사이에 산화막이 개재되어 금속 배선의 접촉 면저항을 높일 수 있다. 따라서, 콘택홀의 하부에 노출된 표면에 형성된 산화막에 대해 습식 세정(wet cleaning) 공정을 실시하여 산화막을 제거한다. 한편, 콘택홀 하부에 노출된 드레인 영역(114c)과 게이트 전극층(도시하지 않음)은 내산화성이 우수하기 때문에, 급속 열처리 공정을 통해 콘택홀 하부에 노출된 표면에 형성되는 산화막의 두께는 10Å 이내로 극히 얇게 형성된다. 따라서 전술한 세정 공정을 통해 용이하게 제거될 수 있다.In this case, an oxide film may be formed on the surfaces of the drain region 114c and the gate electrode layer (not shown) exposed during the rapid heat treatment process. If the oxide film is not removed, an oxide film is interposed between the metal wiring and the lower structure formed in the contact hole in a subsequent process, thereby increasing the contact surface resistance of the metal wiring. Accordingly, the oxide film is removed by performing a wet cleaning process on the oxide film formed on the surface exposed under the contact hole. On the other hand, since the drain region 114c and the gate electrode layer (not shown) exposed to the lower portion of the contact hole have excellent oxidation resistance, the thickness of the oxide film formed on the surface exposed to the lower portion of the contact hole through the rapid heat treatment process is within 10 kPa. It is extremely thin. Therefore, it can be easily removed through the cleaning process described above.

한편, 제1 공통 소스 라인(122)은 산화력이 뛰어난 텅스텐으로 형성되기 때 문에 제1 공통 소스 라인(122)이 급속 열처리 공정 중에 노출된다면 노출된 제1 공통 소스 라인(122)의 표면에는 상당한 두깨의 텅스텐 산화막이 형성될 수 있다. 이렇게 형성된 텅스텐 산화막은 습식 세정 공정을 통해서도 제거되지 않아 후속하는 공정에서 제1 공통 소스 라인(122) 상에 제2 공통 소스 라인을 형성할 때 접촉 면저항을 많이 증가시키기 때문에 메모리 소자의 성능이 저하될 수 있다. 하지만, 본 발명에서는 급속 열처리 공정을 실시할 때 제1 공통 소스 라인(122)은 제2 층간 절연막(124)으로 덮여 있어 노출되지 않는다. 따라서 제1 공통 소스 라인(122) 상부 표면에 산화막이 형성되는 것을 방지하여 공통 소스 라인 저항의 증가 및 메모리 소자의 성능 감소를 방지할 수 있다.On the other hand, since the first common source line 122 is formed of tungsten having excellent oxidation power, if the first common source line 122 is exposed during the rapid heat treatment process, the surface of the exposed first common source line 122 may be significantly increased. A thick tungsten oxide film can be formed. The formed tungsten oxide film is not removed even through a wet cleaning process, so that the contact surface resistance is greatly increased when the second common source line is formed on the first common source line 122 in a subsequent process. Can be. However, in the present invention, when the rapid heat treatment process is performed, the first common source line 122 is covered with the second interlayer insulating layer 124 and thus is not exposed. Accordingly, an oxide film may be prevented from being formed on the upper surface of the first common source line 122, thereby increasing the common source line resistance and reducing the performance of the memory device.

도 1d를 참조하면, 전술한 공정에서 형성된 콘택홀을 포함하는 제2 층간 절연막(124) 상에 금속 물질을 채워서 드레인 영역(114c)과 전기적으로 연결되는 제1 금속 배선(126)을 형성한다. 제1 금속 배선(126)의 하부와 접혹하는 반도체 기판(102)에는 이온 주입 공정 및 급속 열처리 공정을 실시하였기 때문에, 제1 금속 배선(126)의 접촉면 저항은 감소될 수 있다. 이때, 제2 층간 절연막(124) 상에 형성되는 제1 금속 배선(126)은 전기적으로 연결되는 각각의 영역에 따라 분리되어 형성될 수 있다. 한편, 도면에는 도시하지 않았지만 워드 라인의 게이트 전극층(122)을 노출시키는 콘택홀에도 금속 물질이 채워져서 게이트 전극층(122)과 연결되는 금속 배선도 형성될 수 있다.Referring to FIG. 1D, a first metal wire 126 is formed to be electrically connected to the drain region 114c by filling a metal material on the second interlayer insulating layer 124 including the contact hole formed in the above-described process. Since the ion implantation process and the rapid heat treatment process are performed on the semiconductor substrate 102, which is in contact with the lower portion of the first metal wire 126, the contact surface resistance of the first metal wire 126 may be reduced. In this case, the first metal wires 126 formed on the second interlayer insulating layer 124 may be separately formed according to respective regions that are electrically connected to each other. Although not shown in the drawing, a metal wire may also be formed in the contact hole exposing the gate electrode layer 122 of the word line to be connected to the gate electrode layer 122.

도 1e를 참조하면, 제1 금속 배선(126)을 포함하는 제2 층간 절연막(124) 상에 제3 층간 절연막(128)을 형성한다. 이어서, 공통 소스 영역(114b)과 연결되는 제1 공통 소스 라인(122) 및 드레인 영역(114c)과 연결되는 제1 금속 배선(126)이 노출되도록 제3 층간 절연막(128)을 제거한다.Referring to FIG. 1E, a third interlayer insulating layer 128 is formed on the second interlayer insulating layer 124 including the first metal wire 126. Next, the third interlayer insulating layer 128 is removed to expose the first common source line 122 connected to the common source region 114b and the first metal wire 126 connected to the drain region 114c.

도 1f를 참조하면, 제3 층간 절연막(128) 상에 베리어 메탈층(도시하지 않음)을 형성하고 베리어 메탈층(도시하지 않음) 상에 텅스텐과 같은 금속 물질을 이용하여 전술한 공정으로 제거된 제3 층간 절연막(128)을 채운다. 이후에 베리어 메탈층 및 텅스텐에 대해 에치백(etch back) 공정을 실시함으로써 제3 층간 절연막(128) 내부에만 금속 물질이 잔류하여 제2 공통 소스 라인(130a)및 제2 금속 배선(130b)이 형성된다. 이때, 공통 소스 영역(114b)은 제1 공통 소스 라인(122)과 제2 공통 소스 라인(130a)을 통해 전기적으로 연결되고, 드레인 영역(114c)은 제1 금속 배선(126)과 제2 금속 배선(130b)을 통해 전기적으로 연결된다.Referring to FIG. 1F, a barrier metal layer (not shown) is formed on the third interlayer insulating layer 128 and removed using the above-described process using a metal material such as tungsten on the barrier metal layer (not shown). The third interlayer insulating film 128 is filled. Subsequently, an etch back process is performed on the barrier metal layer and the tungsten, so that the metal material remains only inside the third interlayer insulating layer 128 so that the second common source line 130a and the second metal wiring 130b are formed. Is formed. In this case, the common source region 114b is electrically connected to the first common source line 122 and the second common source line 130a, and the drain region 114c is connected to the first metal wire 126 and the second metal. It is electrically connected through the wiring 130b.

도 1g를 참조하면, 제3 층간 절연막(128) 상에 알루미늄과 같은 금속 물질을 형성한다. 그리고 마스크를 이용한 패턴 공정을 실시하여 제3 금속 배선(132)을 형성한다. 이때 제2 공통 소스 라인(130a)의 상부에는 제3 금속 배선(132)이 형성되지 않고 제2 공통 소스 라인(130a)이 오픈되도록 형성한다.Referring to FIG. 1G, a metal material such as aluminum is formed on the third interlayer insulating layer 128. Then, the pattern process using the mask is performed to form the third metal wiring 132. In this case, the third metal wire 132 is not formed on the second common source line 130a so that the second common source line 130a is opened.

도 1h를 참조하면, 제3 금속 배선(132)을 포함하는 제3 층간 절연막(128) 상에 제4 층간 절연막(134)을 형성한다.Referring to FIG. 1H, a fourth interlayer insulating layer 134 is formed on the third interlayer insulating layer 128 including the third metal wire 132.

도 1a 내지 도 1h는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1H are cross-sectional views illustrating a device for explaining a method of manufacturing a nonvolatile memory device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 게이트 절연막102 semiconductor substrate 104 gate insulating film

106 : 플로팅 게이트용 도전막 108 : 유전체막106: conductive film for floating gate 108: dielectric film

110 : 콘트롤 게이트용 도전막 112 : 게이트 전극층110: conductive film for control gate 112: gate electrode layer

114a : 접합 영역 114b : 공통 소스 영역114a: junction region 114b: common source region

114c : 드레인 영역 116a : 스페이서114c: drain region 116a: spacer

116b : 절연막 118 : 보호막116b: insulating film 118: protective film

120 : 제1 층간 절연막 122 : 제1 공통 소스 라인120: first interlayer insulating film 122: first common source line

124 : 제2 층간 절연막 126 : 제1 금속 배선124: second interlayer insulating film 126: first metal wiring

128 : 제3 층간 절연막 130a : 제2 공통 소스 라인128: third interlayer insulating film 130a: second common source line

130b : 제2 금속 배선 132 : 제3 금속 배선130b: second metal wiring 132: third metal wiring

134 : 제4 층간 절연막134: fourth interlayer insulating film

Claims (10)

반도체 기판 상부에 다수의 선택 라인과 다수의 워드 라인을 형성하는 단계;Forming a plurality of select lines and a plurality of word lines on the semiconductor substrate; 서로 다른 영역의 상기 선택 라인들 사이에 공통 소스 영역 및 드레인 영역을 각각 형성하는 단계;Forming a common source region and a drain region between the selection lines of different regions, respectively; 상기 선택 라인 및 워드 라인 상에 제1 층간 절연막을 형성하고 상기 제1 층간 절연막에 상기 공통 소스 영역과 전기적으로 연결되는 제1 공통 소스 라인을 형성하는 단계;Forming a first interlayer insulating layer on the select line and the word line, and forming a first common source line in the first interlayer insulating layer, the first common source line being electrically connected to the common source region; 상기 제1 공통 소스 라인 상부를 덮기 위하여 상기 제1 공통 소스 라인 상에 제2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating layer on the first common source line to cover the first common source line; 상기 제1 층간 절연막과 상기 제2 층간 절연막을 식각하여 상기 드레인 영역이 노출되는 콘택홀을 형성하는 단계; 및Etching the first interlayer insulating layer and the second interlayer insulating layer to form a contact hole exposing the drain region; And 상기 콘택홀을 포함한 상기 제2 층간 절연막 상에 금속 물질로 채워서 제1 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.Forming a first metal wire by filling a metal material on the second interlayer insulating layer including the contact hole. 제1항에 있어서, 상기 제1 금속 배선을 형성한 뒤, The method of claim 1, wherein after forming the first metal wiring, 상기 제1 금속 배선 상에 제3 층간 절연막을 형성하는 단계;Forming a third interlayer insulating film on the first metal wiring; 상기 제1 공통 소스 라인 및 상기 제1 금속 배선이 노출되도록 상기 제3 층간 절연막의 일부를 제거하는 단계;Removing a portion of the third interlayer insulating layer to expose the first common source line and the first metal wire; 상기 제거된 제3 층간 절연막에 금속 물질을 형성하여 상기 제1 공통 소스 라인과 연결되는 제2 공통 소스 라인 및 상기 제1 금속 배선과 연결되는 제2 금속 배선을 형성하는 단계;Forming a metal material on the removed third interlayer insulating layer to form a second common source line connected to the first common source line and a second metal wire connected to the first metal wire; 상기 제3 층간 절연막 상에 상기 제2 공통 소스 라인이 오픈되도록 제3 금속 배선 패턴을 형성하는 단계; 및Forming a third metal wiring pattern on the third interlayer insulating layer to open the second common source line; And 상기 제3 금속 배선을 포함하는 상기 제3 층간 절연막 상에 제4 층간 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.And forming a fourth interlayer insulating film on the third interlayer insulating film including the third metal wiring. 제1항에 있어서,The method of claim 1, 상기 콘택홀 하부에 노출된 상기 드레인 영역에 대해 이온 주입 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.And performing an ion implantation process on the drain region exposed under the contact hole. 제3항에 있어서,The method of claim 3, 상기 이온 주입 공정 후 이온 활성화 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.And performing an ion activation process after the ion implantation process. 제4항에 있어서,The method of claim 4, wherein 상기 이온 활성화 공정은 열처리 공정으로 실시하는 반도체 소자의 금속 배선 형성 방법.The ion activation step is a metal wiring forming method of a semiconductor device performed by a heat treatment step. 제5항에 있어서,The method of claim 5, 상기 열처리 공정은 N2 분위기와 900∼1000℃의 온도에서 실시하는 급속 열처리 공정인 반도체 소자의 금속 배선 형성 방법.The heat treatment step is a metal wire forming method of a semiconductor device which is a rapid heat treatment step performed in an N 2 atmosphere and a temperature of 900 ~ 1000 ℃. 제4항에 있어서,The method of claim 4, wherein 상기 활성화 공정을 실시한 뒤 상기 콘택홀을 통해 노출된 표면에 형성된 산화막을 제거하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.And removing the oxide film formed on the surface exposed through the contact hole after performing the activation process. 제7항에 있어서,The method of claim 7, wherein 상기 산화막은 습식 세정 공정으로 제거하는 반도체 소자의 금속 배선 형성 방법.And the oxide film is removed by a wet cleaning process. 제1항에 있어서,The method of claim 1, 상기 제1 공통 소스 라인 또는 상기 제2 공통 소스 라인은 텅스텐으로 형성하는 반도체 소자의 금속 배선 형성 방법.And the first common source line or the second common source line is formed of tungsten. 제2항에 있어서,The method of claim 2, 상기 제3 금속 배선은 알루미늄으로 형성하는 반도체 소자의 금속 배선 형성 방법.And the third metal wiring is formed of aluminum.
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