KR20100033028A - Non-volatile memory device and method of fabricating the same - Google Patents

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Abstract

PURPOSE: A silicide layer is formed on a conductive film for a non-volatile memory device and a manufacturing method thereof are provided so that the depletion region of for floating gate anisotropic conductive film is reduced. CONSTITUTION: Provided is a semiconductor substrate(102) having an active area and an element isolation region. Here, a turner insulating layer(104) and a first conductive film(106) are formed in the active area. Here, an element isolation film(108) is formed in the element isolation region. A silicide film(110) is formed in the surface of the first conductive film. A dielectric film(112) is formed in the top of the substrate of result. A second conductive film(114) is formed on the dielectric film.

Description

비휘발성 메모리 소자 및 이의 제조 방법{Non-volatile memory device and method of fabricating the same}Non-volatile memory device and method of manufacturing the same {Non-volatile memory device and method of fabricating the same}

본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method for manufacturing the same, and more particularly to a flash memory device and a method for manufacturing the same.

일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다. In general, semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices, such as Dynamic Random Access Memory (DRAM) and Static Random Access Memory (SRAM), are fast memory inputs and outputs, but lose their stored data when power is lost. In contrast, nonvolatile memory devices are memory devices that retain their stored data even when their power supplies are interrupted.

플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write) 하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.Flash memory devices are a type of nonvolatile memory device that can be programmed and erased, and can be programmed and erased (EPROM: Erasable Programmable Read Only Memory) and electrically programmable and erased (EEPROM). It is a highly integrated memory device developed by combining the advantages of Programmable Read Only Memory. Here, the program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell.

이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.Such flash memory devices may be classified into NOR flash memory devices and NAND flash memory devices according to cell structures and operating conditions. In a quinoa flash memory device, the drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased for an arbitrary address and its operation speed is high, it is mainly used for applications requiring high speed operation. On the other hand, in the NAND flash memory device, a plurality of memory cell transistors are connected in series to form one string, and one string is connected between the bit line and the common source line. Therefore, since the number of drain contact plugs is relatively small, it is easy to increase the degree of integration, and thus it is mainly used in applications requiring high capacity data storage.

낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.In the NAND flash memory device, a plurality of word lines are formed between a source select line and a drain select line. A source select line or a drain select line is formed by connecting gates of select transistors included in a plurality of strings to each other, and a word line is formed by connecting gates of memory cell transistors to each other. The selection line and the word line include a tunnel oxide film, a floating gate, a dielectric film, and a control gate, and the selection line and the control gate are electrically connected to each other.

그런데, 통상적으로 플로팅 게이트에 도핑된 불순물은 터널 절연막의 특성을 열화시킬 수 있기 때문에, 플로팅 게이트용 도전막에는 콘트롤 게이트용 도전막에 비해 도핑되는 불순물의 양이 적다. 따라서 플로팅 게이트용 도전막에는 공핍 영 역(depletion)이 다수 존재하게 되며, 이러한 공핍 영역으로 인하여 플로팅 게이트용 도전막에 분포하는 불순물의 농도 또한 불균일하게 형성될 수 있다. 이는, 플로팅 게이트 상에 형성되는 유전체막의 전기적인 특성에 영향을 주게 되어 전기적인 특성이 균일한 유전체막을 형성하는 것을 어렵게 한다.However, since the impurities doped in the floating gate can degrade the characteristics of the tunnel insulating film, the amount of the impurities doped in the floating gate conductive film is smaller than that of the control gate conductive film. Therefore, a large number of depletion regions exist in the conductive film for the floating gate, and the concentration of impurities distributed in the conductive film for the floating gate may also be nonuniform due to the depletion region. This affects the electrical properties of the dielectric film formed on the floating gate, making it difficult to form a dielectric film with uniform electrical properties.

..

본 발명은 상대적으로 도핑 농도가 낮은 플로팅 게이트용 도전막에 실리사이드막을 형성함으로써, 플로팅 게이트용 도전막의 공핍 영역을 감소시킬 수 있다.The present invention can reduce the depletion region of the floating gate conductive film by forming a silicide film in the floating gate conductive film having a relatively low doping concentration.

본 발명의 제1 측면에 따른 비휘발성 메모리 소자의 제조 방법은, 활성 영역에는 터널 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 도전막 표면에 실리사이드막을 형성하는 단계와, 상기 실리사이드막을 포함하는 상기 반도체 기판 상에 유전체막을 형성하는 단계 및 상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.In the method of manufacturing a nonvolatile memory device according to the first aspect of the present invention, there is provided a semiconductor substrate having a tunnel insulating film and a first conductive film formed in an active region and a device isolation film formed in an element isolation region. Forming a silicide film on the surface, forming a dielectric film on the semiconductor substrate including the silicide film, and forming a second conductive film on the dielectric film.

본 발명의 제2 측면에 따른 비휘발성 메모리 소자의 제조 방법은, 활성 영역에는 터널 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 도전막 및 상기 소자 분리막 상부에 금속막을 형성하고 반응시켜 실리사이드막을 형성하는 단계와, 상기 소자 분리 영역 상에 미반응된 상기 금속막을 제거하는 단계와, 상기 실리사이드막을 포함하는 상기 반도체 기판 상에 유전체막을 형성하는 단계 및 상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.According to a second aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, comprising: providing a semiconductor substrate having a tunnel insulating film and a first conductive film formed in an active region and a device isolation film formed in an isolation region; Forming a silicide layer by forming and reacting a metal layer on the device isolation layer, removing the unreacted metal layer on the isolation region, and forming a dielectric layer on the semiconductor substrate including the silicide layer. And forming a second conductive film on the dielectric film.

상기 실리사이드막을 형성하는 단계는, 상기 제2 도전막을 포함하는 상기 반도체 기판 상에 금속막을 형성하는 단계 및 상기 금속막이 이와 접하는 상기 제1 도전막과 반응하여 실리콘 화합물로 변성되면서 상기 실리사이드막이 형성되는 단 계를 더욱 포함할 수 있다. 상기 금속막은 코발트(Co)막, 티탄(Ti)막, 텅스텐(W)막 및 니켈(Ni)막 중 어느 하나를 포함할 수 있다. 상기 실리사이드막은 1∼100Å의 두께로 형성될 수 있다. 상기 실리사이드막으로 인하여 상기 제1 도전막의 공핍 영역이 감소할 수 있다. 상기 실리사이드막을 형성하는 단계는, 상기 제1 도전막 및 상기 소자 분리막을 포함하는 상기 반도체 기판 상에 상기 실리사이드막을 형성하는 단계 및 상기 소자 분리막 상의 상기 실리사이드막을 제거하는 단계를 더욱 포함할 수 있다. 상기 소자 분리 영역 상에 형성된 실리사이드막을 제거한 뒤 상기 소자 분리막의 높이를 낮추는 단계를 더욱 포함할 수 있다.The forming of the silicide film may include forming a metal film on the semiconductor substrate including the second conductive film and forming the silicide film by reacting the metal film with the first conductive film in contact with the first conductive film. It may further comprise a system. The metal film may include any one of a cobalt (Co) film, a titanium (Ti) film, a tungsten (W) film, and a nickel (Ni) film. The silicide film may be formed to a thickness of 1 to 100 GPa. The depletion region of the first conductive layer may be reduced due to the silicide layer. The forming of the silicide layer may further include forming the silicide layer on the semiconductor substrate including the first conductive layer and the device isolation layer and removing the silicide layer on the device isolation layer. The method may further include lowering the height of the device isolation layer after removing the silicide layer formed on the device isolation region.

본 발명의 다른 측면에 따른 비휘발성 메모리 소자는, 반도체 기판의 소자 분리 영역에 형성된 소자 분리막과, 상기 반도체 기판의 활성 영역에 형성된 터널 절연막과 제1 도전막과, 상기 제1 도전막의 표면에 형성된 실리사이드막과, 상기 소자 분리막 및 상기 실리사이드막 상에 형성된 유전체막 및 상기 유전체막 상에 형성된 제2 도전막을 포함한다.A nonvolatile memory device according to another aspect of the present invention includes an element isolation film formed in an element isolation region of a semiconductor substrate, a tunnel insulating film and a first conductive film formed in an active region of the semiconductor substrate, and a surface of the first conductive film. A silicide film, a dielectric film formed on the device isolation film, the silicide film, and a second conductive film formed on the dielectric film.

본 발명은 플로팅 게이트용 도전막의 공핍 영역을 감소시킴으로써 플로팅 게이트 상에 형성되는 유전체막의 바이어스 측면에서의 특성을 나타내는 전기적인 두께를 균일하게 형성할 수 있다. 따라서, 반도체 기판 상에 형성되는 게이트들의 특성을 균일하게 형성할 수 있어 더욱 고성능의 비휘발성 메모리 소자의 제조가 가능하다.The present invention can uniformly form an electrical thickness exhibiting the characteristics of the bias side of the dielectric film formed on the floating gate by reducing the depletion region of the conductive film for the floating gate. Therefore, the characteristics of the gates formed on the semiconductor substrate can be uniformly formed, thereby enabling the fabrication of a higher performance nonvolatile memory device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 및 이의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a nonvolatile memory device and a method for manufacturing the same according to a first embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산 화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성된다.Referring to FIG. 1A, a screen oxide layer (not shown) is formed on a semiconductor substrate 102, and a well ion implantation process or a threshold voltage ion implantation process is performed on the semiconductor substrate 102. Here, the well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the surface of the semiconductor substrate 102 from being damaged during the well ion implantation process or the threshold voltage ion implantation process. As a result, a well region (not shown) is formed in the semiconductor substrate 102.

그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에는 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성한다. After the screen oxide film (not shown) is removed, the tunnel insulating film 104 is formed on the semiconductor substrate 102. The tunnel insulating layer 104 may pass electrons through Fowler / Nordheim tunneling phenomenon. The tunnel insulating film 104 is formed of an oxide film.

터널 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 저장될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 게이트 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.The first conductive film 106 for the floating gate is formed on the tunnel insulating film 104. The first conductive layer 106 may store or emit electric charges. Thus, electrons in the channel region of the semiconductor substrate 102 may be stored in the first conductive film 106 through the tunnel insulating film 104 during the program operation, and stored in the first conductive film 106 during the erase operation. May pass through the gate insulating layer 104 and may be emitted to the semiconductor substrate 102. The first conductive film 106 is formed of a polysilicon film.

도 1b를 참조하면, 제1 도전막(106) 상에 하드 마스크 패턴(107)을 형성한다. 그리고 하드 마스크 패턴(107)을 이용한 식각 공정으로 반도체 기판(102)의 소자 분리 영역 상부에 형성된 제1 도전막(106)과 터널 절연막(104)을 식각하고 소자 분리 영역의 반도체 기판(102)을 식각하여 트렌치(T)를 형성한다.Referring to FIG. 1B, a hard mask pattern 107 is formed on the first conductive layer 106. The first conductive layer 106 and the tunnel insulating layer 104 formed on the element isolation region of the semiconductor substrate 102 are etched by an etching process using the hard mask pattern 107, and the semiconductor substrate 102 of the element isolation region is etched. Etching to form a trench (T).

도 1c를 참조하면, 트렌치(T)를 포함하는 반도체 기판(102) 상에 절연막을 형성한다. 그리고 절연막 상부에 대해 평탄화 공정을 실시하여 트렌치(T) 내부에만 절연막이 형성되도록 하여 소자 분리막(108)을 형성한다. 평탄화 공정 중에 하드 마스크 패턴(107)은 제거될 수 있다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법을 포함할 수 있다. 이로써, 반도체 기판(102)의 소자 분리 영역에는 소자 분리막(108)이 형성되고, 소자 분리막(108)으로 한정되는 활성 영역에는 터널 절연막(104) 및 제1 도전막(106)이 형성된다. 이후에, 소자 분리막(108) 상부 일부를 제거하여 소자 분리막(108)의 높이를 낮춘다.Referring to FIG. 1C, an insulating film is formed on the semiconductor substrate 102 including the trench T. Referring to FIG. The device isolation layer 108 is formed by performing a planarization process on the upper portion of the insulating layer so that the insulating layer is formed only in the trench T. The hard mask pattern 107 may be removed during the planarization process. The planarization process may include a chemical mechanical polishing (CMP) method. As a result, the device isolation film 108 is formed in the device isolation region of the semiconductor substrate 102, and the tunnel insulation film 104 and the first conductive film 106 are formed in the active region defined by the device isolation film 108. Thereafter, a portion of the upper portion of the isolation layer 108 is removed to lower the height of the isolation layer 108.

도 1d를 참조하면, 트렌치(T)를 포함하는 반도체 기판(102) 상에 실리사이드막(110)을 형성한다. 실리사이드막(110)의 두께는 트렌치(T)로 인한 단차가 유지될 수 있는 두께, 예를 들면 1∼100Å으로 형성할 수 있다. 실리사이드막(110)은 제1 도전막(106)을 포함하는 반도체 기판(102) 상에 금속막(109)을 증착하고 반응시켜 형성할 수 있다. 이때, 금속막(109)이 이와 접하는 실리콘막인 제1 도전막(106)과 반응하여 실리콘 화합물로 변성되면서 실리사이드막(110)이 형성된다. 금속막(109)은 코발트(Co)막, 티탄(Ti)막, 텅스텐(W)막 및 니켈(Ni)막 중 어느 하나를 포함할 수 있다. 이와 같이 형성된 실리사이드막(110)은 제1 도전막(106)의 공핍 영역(depletion)을 감소시킬 수 있다. 한편, 소자 분리막(108) 상에 형성된 금속막(109)은 미반응하여 그대로 잔류한다.Referring to FIG. 1D, the silicide layer 110 is formed on the semiconductor substrate 102 including the trench T. Referring to FIG. The thickness of the silicide layer 110 may be formed to a thickness, for example, 1 to 100 GPa, in which a step difference due to the trench T may be maintained. The silicide layer 110 may be formed by depositing and reacting the metal layer 109 on the semiconductor substrate 102 including the first conductive layer 106. At this time, the silicide film 110 is formed while the metal film 109 reacts with the first conductive film 106, which is a silicon film in contact with the metal film, to be modified into a silicon compound. The metal film 109 may include any one of a cobalt (Co) film, a titanium (Ti) film, a tungsten (W) film, and a nickel (Ni) film. The silicide layer 110 formed as described above may reduce the depletion of the first conductive layer 106. Meanwhile, the metal film 109 formed on the device isolation film 108 remains unreacted.

도 1e를 참조하면, 소자 분리막(108) 상에 미반응한 상태로 잔류하는 금속막(109)에 대해 식각 공정을 실시하여 실리사이드막(110)이 제1 도전막(106)의 표면에만 잔류하도록 한다. 그리고, 실리사이드막(110)을 포함하는 반도체 기판(102) 상에 유전체막(112)을 형성한다. 유전체막(112)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연하는 역할을 한다. 유전체막(112)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. 그리고, 드레인 선택 라인(도시하지 않음) 또는 소스 선택 라인(도시하지 않음)이 형성되는 영역의 유전체막(112) 일부를 제거한다. 이는 드레인 선택 라인 또는 소스 선택 라인에 형성되는 게이트들은 유전체막(112) 상하부의 도전막을 연결하여 게이트를 형성하기 때문이다. Referring to FIG. 1E, an etching process is performed on the metal film 109 remaining in an unreacted state on the device isolation film 108 so that the silicide film 110 remains only on the surface of the first conductive film 106. do. The dielectric film 112 is formed on the semiconductor substrate 102 including the silicide film 110. The dielectric film 112 insulates the floating gate formed at the bottom and the control gate formed at the top. The dielectric film 112 may be formed of an ONO (Oxide / Nitride / Oxide) structure, which is a stacked structure of an oxide film, a nitride film, and an oxide film. A portion of the dielectric film 112 in the region where the drain select line (not shown) or the source select line (not shown) is formed is removed. This is because gates formed in the drain select line or the source select line form a gate by connecting conductive films above and below the dielectric film 112.

이어서, 유전체막(112) 상에는 콘트롤 게이트용 제2 도전막(114)을 형성한다. 제2 도전막(114)은 폴리 실리콘막으로 형성한다. 제2 도전막(114) 상에는 콘트롤 게이트의 저항을 감소시키기 위하여 금속 성분의 게이트 전극막을 더욱 형성할 수 있다. Subsequently, the second conductive film 114 for the control gate is formed on the dielectric film 112. The second conductive film 114 is formed of a polysilicon film. A gate electrode film of a metal component may be further formed on the second conductive film 114 to reduce the resistance of the control gate.

이후에는, 도면에는 도시하지 않았지만 게이트 패턴 마스크를 이용한 식각 공정으로 적층막들을 식각하여 패터닝함으로써 다수의 게이트들을 형성한다.Thereafter, although not shown in the drawing, a plurality of gates are formed by etching and patterning the stacked layers by an etching process using a gate pattern mask.

본 발명은, 전술한 공정에서 실리사이드막(110)으로 제1 도전막(106)의 공핍 영역을 제거하였기 때문에, 유전체막(112)에 대해 바이어스를 측정하여 산출된 유전체막(112)의 전기적인 두께는 전체적으로 균일하게 형성될 수 있다. 따라서, 반도체 기판(102) 상에 형성된 다수의 게이트들은 프로그램 속도 또는 소거 속도와 같은 동작 특성이 균일하도록 형성할 수 있다.In the present invention, since the depletion region of the first conductive film 106 is removed from the silicide film 110 in the above-described process, the electrical properties of the dielectric film 112 calculated by measuring the bias with respect to the dielectric film 112 are calculated. The thickness may be formed uniformly throughout. Therefore, the plurality of gates formed on the semiconductor substrate 102 may be formed so that operating characteristics such as program speed or erase speed are uniform.

도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 및 이의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.2A to 2F are cross-sectional views of a nonvolatile memory device and a method for manufacturing the same according to a second embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(202) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(202)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(202)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성된다.Referring to FIG. 2A, a screen oxide layer (not shown) is formed on the semiconductor substrate 202, and a well ion implantation process or a threshold voltage ion implantation process is performed on the semiconductor substrate 202. Here, the well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the surface of the semiconductor substrate 202 from being damaged during the well ion implantation process or the threshold voltage ion implantation process. As a result, a well region (not shown) is formed in the semiconductor substrate 102.

그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(202) 상에는 터널 절연막(204)을 형성한다. 터널 절연막(204)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(204)은 산화막으로 형성한다. After the screen oxide film (not shown) is removed, the tunnel insulating film 204 is formed on the semiconductor substrate 202. The tunnel insulating layer 204 may pass electrons through Fowler / Nordheim tunneling phenomenon. The tunnel insulating film 204 is formed of an oxide film.

터널 절연막(204) 상에는 플로팅 게이트용 제1 도전막(206)을 형성한다. 제1 도전막(206)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(202)의 채널 영역의 전자가 터널 절연막(204)을 통과하여 제1 도전막(206)으로 저장될 수 있고, 소거 동작시 제1 도전막(206)에 저장된 전하가 게이트 절연막(104)을 통과하여 반도체 기판(202)으로 방출될 수 있다. 제1 도전막(206)은 폴리 실리콘막으로 형성한다.The first conductive film 206 for the floating gate is formed on the tunnel insulating film 204. The first conductive layer 206 may store or emit electric charges. Therefore, electrons in the channel region of the semiconductor substrate 202 may pass through the tunnel insulating film 204 and be stored as the first conductive film 206 during the program operation, and charges stored in the first conductive film 206 during the erase operation. May pass through the gate insulating layer 104 and be emitted to the semiconductor substrate 202. The first conductive film 206 is formed of a polysilicon film.

도 2b를 참조하면, 제1 도전막(206) 상에 하드 마스크 패턴(207)을 형성한다. 그리고 하드 마스크 패턴(207)을 이용한 식각 공정으로 반도체 기판(202)의 소자 분리 영역 상부에 형성된 제1 도전막(206)과 터널 절연막(204)을 식각하고 소자 분리 영역의 반도체 기판(202)을 식각하여 트렌치(T)를 형성한다. Referring to FIG. 2B, a hard mask pattern 207 is formed on the first conductive layer 206. The first conductive layer 206 and the tunnel insulating layer 204 formed on the device isolation region of the semiconductor substrate 202 are etched by an etching process using the hard mask pattern 207, and the semiconductor substrate 202 of the device isolation region is etched. Etching to form a trench (T).

도 2c를 참조하면, 트렌치(T)를 포함하는 반도체 기판(202) 상에 절연막을 형성한다. 그리고 절연막 상부에 대해 평탄화 공정을 실시하여 트렌치(T) 내부에만 절연막이 형성되도록 하여 소자 분리막(208)을 형성한다. 평탄화 공정 중에 하드 마스크 패턴(207)은 제거될 수 있다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법을 포함할 수 있다. 이로써, 반도체 기판(202)의 소자 분리 영역에는 소자 분리막(208)이 형성되고, 소자 분리막(208)으로 한정되는 활성 영역에는 터널 절연막(204) 및 제1 도전막(206)이 형성된다. Referring to FIG. 2C, an insulating film is formed on the semiconductor substrate 202 including the trench T. Referring to FIG. The device isolation layer 208 is formed by performing a planarization process on the upper portion of the insulating layer so that the insulating layer is formed only in the trench T. The hard mask pattern 207 may be removed during the planarization process. The planarization process may include a chemical mechanical polishing (CMP) method. As a result, the device isolation film 208 is formed in the device isolation region of the semiconductor substrate 202, and the tunnel insulating film 204 and the first conductive film 206 are formed in the active region defined by the device isolation film 208.

도 2d를 참조하면, 제1 도전막(206)과 소자 분리막(208)을 포함하는 반도체 기판(202) 상에 금속막(209)을 형성한다. 그리고, 금속막(209)과 이와 접하는 실리콘막인 제1 도전막(206)을 반응시켜 실리콘 화합물로써 실리사이드막(210)이 형성된다. 이때, 금속막(209)은 코발트(Co)막, 티탄(Ti)막, 텅스텐(W)막 및 니켈(Ni)막 중 어느 하나를 포함할 수 있다. 이와 같이 형성된 실리사이드막(210)은 제1 도전막(206)의 공핍 영역(depletion)을 감소시킬 수 있다. 실리사이드막(210)의 두께는 1∼100Å으로 형성할 수 있다. 한편, 소자 분리막(208) 상에는 미반응한 금속막(209)이 잔류한다.Referring to FIG. 2D, the metal film 209 is formed on the semiconductor substrate 202 including the first conductive film 206 and the device isolation film 208. The silicide film 210 is formed of a silicon compound by reacting the metal film 209 with the first conductive film 206, which is a silicon film in contact with the metal film 209. In this case, the metal film 209 may include any one of a cobalt (Co) film, a titanium (Ti) film, a tungsten (W) film, and a nickel (Ni) film. The silicide layer 210 formed as described above may reduce the depletion of the first conductive layer 206. The silicide film 210 may have a thickness of 1 to 100 GPa. On the other hand, the unreacted metal film 209 remains on the device isolation film 208.

도 2e를 참조하면, 제1 도전막(206) 상에 하드 마스크 패턴(도시하지 않음)을 형성한 뒤 하드 마스크 패턴(도시하지 않음)을 이용한 식각 공정을 실시한다. 이로써, 소자 분리막(208) 상에 형성된 금속막(209)은 제거되고, 실리사이드막(210)은 제1 도전막(206)의 상에만 잔류하도록 한다. 그리고, 소자 분리막(208)의 높이를 낮추는 공정을 실시한다.Referring to FIG. 2E, after forming a hard mask pattern (not shown) on the first conductive layer 206, an etching process using a hard mask pattern (not shown) is performed. As a result, the metal film 209 formed on the device isolation film 208 is removed, and the silicide film 210 remains only on the first conductive film 206. Then, a step of lowering the height of the device isolation film 208 is performed.

도 2f를 참조하면, 실리사이드막(210)을 포함하는 반도체 기판(202) 상에 유전체막(212)을 형성한다. 유전체막(212)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연하는 역할을 한다. 유전체막(212)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. 그리고, 드레인 선택 라인(도시하지 않음) 또는 소스 선택 라인(도시하지 않음)이 형성되는 영역의 유전체막(212) 일부를 제거한다. 이는 드레인 선택 라인 또는 소스 선택 라인에 형성되는 게이트들은 유전체막(212) 상하부의 도전막을 연결하여 게이트를 형성하기 때문이다. Referring to FIG. 2F, the dielectric film 212 is formed on the semiconductor substrate 202 including the silicide film 210. The dielectric film 212 insulates the floating gate formed at the bottom and the control gate formed at the top. The dielectric film 212 may be formed of an ONO (Oxide / Nitride / Oxide) structure, which is a stacked structure of an oxide film, a nitride film, and an oxide film. A portion of the dielectric film 212 in the region where the drain select line (not shown) or the source select line (not shown) is formed is removed. This is because gates formed in the drain select line or the source select line form a gate by connecting conductive films above and below the dielectric film 212.

유전체막(212) 상에는 콘트롤 게이트용 제2 도전막(214)을 형성한다. 제2 도전막(214)은 폴리 실리콘막으로 형성한다. 제2 도전막(214) 상에는 콘트롤 게이트의 저항을 감소시키기 위하여 금속 성분의 게이트 전극막을 더욱 형성할 수 있다. The second conductive film 214 for the control gate is formed on the dielectric film 212. The second conductive film 214 is formed of a polysilicon film. A gate electrode film of a metal component may be further formed on the second conductive film 214 to reduce the resistance of the control gate.

이후에는, 도면에는 도시하지 않았지만 게이트 패턴 마스크를 이용한 식각 공정으로 적층막들을 식각하여 패터닝함으로써 다수의 게이트들을 형성한다.Thereafter, although not shown in the drawing, a plurality of gates are formed by etching and patterning the stacked layers by an etching process using a gate pattern mask.

본 발명은, 전술한 공정에서 실리사이드막(210)으로 제1 도전막(206)의 공핍 영역을 제거하였기 때문에, 유전체막(212)에 대해 바이어스를 측정하여 산출된 유전체막(212)의 전기적인 두께는 전체적으로 균일하게 형성될 수 있다. 따라서, 반도체 기판(202) 상에 형성된 다수의 게이트들은 프로그램 속도 또는 소거 속도와 같은 동작 특성이 균일하도록 형성할 수 있다.Since the depletion region of the first conductive film 206 is removed from the silicide film 210 in the above-described process, the electrical conductivity of the dielectric film 212 calculated by measuring the bias with respect to the dielectric film 212 is determined. The thickness may be formed uniformly throughout. Accordingly, the plurality of gates formed on the semiconductor substrate 202 may be formed to have uniform operating characteristics such as program speed or erase speed.

도 1a 내지 도 1e는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 및 이의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a nonvolatile memory device and a method for manufacturing the same according to a first embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 및 이의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.2A to 2F are cross-sectional views of a nonvolatile memory device and a method for manufacturing the same according to a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102, 202 : 반도체 기판 104, 104 : 터널 절연막102, 202: semiconductor substrate 104, 104: tunnel insulating film

106, 206 : 제1 도전막 107, 207 : 하드 마스크 패턴106 and 206: First conductive film 107 and 207: Hard mask pattern

108, 208 : 소자 분리막 110, 210 : 실리사이드막108, 208: device isolation film 110, 210: silicide film

112, 212 : 유전체막 114, 214 : 제2 도전막112 and 212 dielectric films 114 and 214 second conductive films

Claims (9)

활성 영역에는 터널 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film and a first conductive film formed in the active region, and a device isolation film formed in the device isolation region; 상기 제1 도전막 표면에 실리사이드막을 형성하는 단계;Forming a silicide film on the surface of the first conductive film; 상기 실리사이드막을 포함하는 상기 반도체 기판상에 유전체막을 형성하는 단계; 및Forming a dielectric film on the semiconductor substrate including the silicide film; And 상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.Forming a second conductive film on the dielectric film. 활성 영역에는 터널 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film and a first conductive film formed in the active region, and a device isolation film formed in the device isolation region; 상기 제1 도전막 및 상기 소자 분리막 상부에 금속막을 형성하고 반응시켜 실리사이드막을 형성하는 단계;Forming a silicide layer by forming and reacting a metal layer on the first conductive layer and the device isolation layer; 상기 소자 분리 영역 상에 미반응된 상기 금속막을 제거하는 단계;Removing the unreacted metal film on the device isolation region; 상기 실리사이드막을 포함하는 상기 반도체 기판 상에 유전체막을 형성하는 단계; 및Forming a dielectric film on the semiconductor substrate including the silicide film; And 상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.Forming a second conductive film on the dielectric film. 제1항 또는 제2항에 있어서, 상기 실리사이드막을 형성하는 단계는,The method of claim 1, wherein the forming of the silicide layer comprises: 상기 제2 도전막을 포함하는 상기 반도체 기판 상에 금속막을 형성하는 단계; 및Forming a metal film on the semiconductor substrate including the second conductive film; And 상기 금속막이 이와 접하는 상기 제1 도전막과 반응하여 실리콘 화합물로 변성되면서 상기 실리사이드막이 형성되는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.And forming the silicide layer while the metal layer reacts with the first conductive layer in contact with the first conductive layer to form a silicide layer. 제3항에 있어서,The method of claim 3, 상기 금속막은 코발트(Co)막, 티탄(Ti)막, 텅스텐(W)막 및 니켈(Ni)막 중 어느 하나를 포함하는 비휘발성 메모리 소자의 제조 방법.The metal film may include a cobalt (Co) film, a titanium (Ti) film, a tungsten (W) film, or a nickel (Ni) film. 제1항 또는 제2항에 있어서, The method according to claim 1 or 2, 상기 실리사이드막은 1∼100Å의 두께로 형성되는 비휘발성 메모리 소자의 제조 방법.And the silicide film is formed to a thickness of 1 to 100 GPa. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 실리사이드막으로 인하여 상기 제1 도전막의 공핍 영역이 감소하는 비휘발성 메모리 소자의 제조 방법.The depletion region of the first conductive layer is reduced due to the silicide layer. 제1항에 있어서, 상기 실리사이드막을 형성하는 단계는,The method of claim 1, wherein the forming of the silicide layer, 상기 제1 도전막 및 상기 소자 분리막을 포함하는 상기 반도체 기판 상에 금속막을 형성하고 반응시켜 상기 제1 도전막 상에 상기 실리사이드막을 형성하는 단계; 및Forming a silicide layer on the first conductive layer by forming and reacting a metal layer on the semiconductor substrate including the first conductive layer and the device isolation layer; And 상기 소자 분리막 상의 미반응하여 잔류하는 상기 금속막을 제거하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법. And removing the unreacted and remaining metal film on the device isolation layer. 제2항에 있어서,The method of claim 2, 상기 소자 분리 영역 상에 형성된 실리사이드막을 제거한 뒤 상기 소자 분리막의 높이를 낮추는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법. And removing the silicide layer formed on the device isolation region, and then lowering the height of the device isolation layer. 반도체 기판의 소자 분리 영역에 형성된 소자 분리막;An isolation layer formed in the isolation region of the semiconductor substrate; 상기 반도체 기판의 활성 영역에 형성된 터널 절연막과 제1 도전막;A tunnel insulating film and a first conductive film formed in an active region of the semiconductor substrate; 상기 제1 도전막의 표면에 형성된 실리사이드막;A silicide film formed on the surface of the first conductive film; 상기 소자 분리막 및 상기 실리사이드막 상에 형성된 유전체막; 및A dielectric film formed on the device isolation film and the silicide film; And 상기 유전체막 상에 형성된 제2 도전막을 포함하는 비휘발성 메모리 소자.And a second conductive layer formed on the dielectric layer.
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US8803218B2 (en) 2011-05-24 2014-08-12 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same

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