KR20100085668A - Method of fabricating a non-volatile memory device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a nonvolatile memory device is provided to omit a crystallization process by forming a control gate using a poly silicon layer instead of an amorphous silicon layer. CONSTITUTION: A semiconductor substrate(102) has a device isolation layer(108), a tunnel insulation layer(104) and a first conductive layer(106). The device isolation layer is formed on the device isolation area. The tunnel insulation layer and the first conductive layer are formed on an active region. A dielectric layer(110) is formed on the device isolation layer and the first conductive layer. A capping layer(112) is formed with a poly silicon layer on the dielectric layer. A second conductive layer(114) is formed on the capping layer.

Description

불휘발성 메모리 소자의 제조 방법{Method of fabricating a non-volatile memory device}Method of fabricating a non-volatile memory device

본 발명은 불휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method for manufacturing the same, and more particularly to a flash memory device and a method for manufacturing the same.

일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 불휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 불휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다. In general, semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices, such as Dynamic Random Access Memory (DRAM) and Static Random Access Memory (SRAM), are fast memory inputs and outputs, but lose their stored data when power is lost. In contrast, a nonvolatile memory device is a memory device that retains stored data even when power is cut off.

플래시 메모리 소자는 불휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write) 하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.Flash memory devices are a type of nonvolatile memory device that can be programmed and erased, and can be programmed and erased (EPROM), and electrically programmable and erased. It is a highly integrated memory device developed by combining the advantages of Programmable Read Only Memory. Here, the program refers to an operation of writing data to a memory cell, and the erasing means an operation of erasing data written to the memory cell.

이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.Such flash memory devices may be classified into NOR flash memory devices and NAND flash memory devices according to cell structures and operating conditions. In a quinoa flash memory device, the drain of each memory cell transistor is connected to a bit line. Therefore, since it can be programmed and erased for an arbitrary address and its operation speed is high, it is mainly used for applications requiring high speed operation. On the other hand, in the NAND flash memory device, a plurality of memory cell transistors are connected in series to form one string, and one string is connected between the bit line and the common source line. Therefore, since the number of drain contact plugs is relatively small, it is easy to increase the degree of integration, and thus it is mainly used in applications requiring high capacity data storage.

낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다. 또한, 콘트롤 게이트는 유전체막 상에 도프트 아몰퍼스 실리콘막을 형성하고 이에 대해 결정화 공정을 실시하여 도프트 폴리 실리콘막으로 캐핑막을 형성한 뒤, 캐핑막 상에 도전막을 형성하여 콘트롤 게이트를 형성할 수 있다.In the NAND flash memory device, a plurality of word lines are formed between a source select line and a drain select line. A source select line or a drain select line is formed by connecting gates of select transistors included in a plurality of strings to each other, and a word line is formed by connecting gates of memory cell transistors to each other. The selection line and the word line include a tunnel oxide film, a floating gate, a dielectric film, and a control gate, and the selection line and the control gate are electrically connected to each other. In addition, the control gate may form a doped amorphous silicon film on the dielectric film and perform a crystallization process to form a capping film with the doped polysilicon film, and then form a conductive film on the capping film to form the control gate. .

그런데, 반도체 소자의 폭이 좁아짐에 따라 콘트롤 게이트가 형성되는 폭 또한 협소해지고 있기 때문에 콘트롤 게이트를 형성할 때 좁은 폭의 트렌치를 메우는 공정 중에 심(seam)이 포함될 수 있다. 이러한 심은 아몰퍼스 실리콘막을 폴리 실리콘막으로 바꾸기 위한 결정화 공정시 확대되거나 보이드를 유발할 수 있어 반도체 소자의 특성이 열화될 수 있다.However, as the width of the semiconductor device is narrowed, the width at which the control gate is formed is also narrowed, and thus a seam may be included in the process of filling the narrow trench when forming the control gate. Such shims may be enlarged or cause voids during the crystallization process for converting the amorphous silicon film into the polysilicon film, thereby deteriorating characteristics of the semiconductor device.

본 발명은 불휘발성 메모리 소자의 콘트롤 게이트를 형성할 때 아몰퍼스 실리콘막으로 형성하지 않고 폴리 실리콘막으로 형성함으로서 결정화 공정을 생략할 수 있다.In the present invention, the crystallization process can be omitted by forming the polysilicon film instead of the amorphous silicon film when forming the control gate of the nonvolatile memory device.

본 발명에 따른 불휘발성 메모리 소자의 제조 방법은, 소자 분리 영역에는 소자 분리막이 형성되고 활성 영역에는 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계와, 상기 소자 분리막과 상기 제1 도전막 상에 유전체막을 형성하는 단계와, 상기 유전체막 상에 폴리 실리콘막으로 캐핑막으로 형성하는 단계 및 상기 캐핑막 상에 제2 도전막을 형성하는 단계를 포함한다.A method of manufacturing a nonvolatile memory device according to the present invention includes providing a semiconductor substrate having a device isolation film formed in an isolation region and a tunnel insulating film and a first conductive film formed in an active region, the device isolation film and the first conductive film; Forming a dielectric film on the dielectric film; forming a capping film with a polysilicon film on the dielectric film; and forming a second conductive film on the capping film.

상기 캐핑막은 언도프트 폴리 실리콘막일 수 있다. 상기 캐핑막을 형성한 뒤, 상기 캐핑막에 대해 이온 주입 공정을 실시하는 단계 및 상기 캐핑막에 대해 이온 활성화 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 이온 주입 공정은 인(P) 또는 비소(As)를 포함하는 불순물을 이용할 수 있다. 상기 이온 활성화 공정은 열처리 공정으로 실시할 수 있다. 상기 열처리 공정은 550℃∼800℃의 온도로 실시할 수 있다. 상기 캐핑막은 100Å∼500Å의 두께로 형성할 수 있다.The capping layer may be an undoped polysilicon layer. After forming the capping film, the method may further include performing an ion implantation process on the capping film and performing an ion activation process on the capping film. The ion implantation process may use an impurity including phosphorus (P) or arsenic (As). The ion activation step may be performed by a heat treatment step. The heat treatment step can be carried out at a temperature of 550 ℃ to 800 ℃. The capping film may be formed to a thickness of 100 kPa to 500 kPa.

본 발명의 불휘발성 메모리 소자의 제조 방법에 따르면, 콘트롤 게이트를 형성할 때 결정화 공정을 생략할 수 있기 때문에, 콘트롤 게이트의 내부에 포함된 심 이 더 이상 확대되거나 보이드(void)를 유발하지 않는다. 따라서, 더욱 신뢰성있는 불휘발성 메모리 소자의 제조가 가능하다.According to the manufacturing method of the nonvolatile memory device of the present invention, since the crystallization process can be omitted when forming the control gate, the shim included in the control gate no longer extends or causes voids. Thus, a more reliable nonvolatile memory device can be manufactured.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1g는 본 발명의 일실시예에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views illustrating a device for explaining a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성된다.Referring to FIG. 1A, a screen oxide layer (not shown) is formed on a semiconductor substrate 102, and a well ion implantation process or a threshold voltage ion implantation process is performed on the semiconductor substrate 102. Here, the well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the surface of the semiconductor substrate 102 from being damaged during the well ion implantation process or the threshold voltage ion implantation process. As a result, a well region (not shown) is formed in the semiconductor substrate 102.

그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에는 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성한다. After the screen oxide film (not shown) is removed, the tunnel insulating film 104 is formed on the semiconductor substrate 102. The tunnel insulating layer 104 may pass electrons through Fowler / Nordheim tunneling phenomenon. The tunnel insulating film 104 is formed of an oxide film.

터널 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 저장될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 게이트 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.The first conductive film 106 for the floating gate is formed on the tunnel insulating film 104. The first conductive layer 106 may store or emit electric charges. Thus, electrons in the channel region of the semiconductor substrate 102 may be stored in the first conductive film 106 through the tunnel insulating film 104 during the program operation, and stored in the first conductive film 106 during the erase operation. May pass through the gate insulating layer 104 and may be emitted to the semiconductor substrate 102. The first conductive film 106 is formed of a polysilicon film.

도 1b를 참조하면, 제1 도전막(106) 상에 하드 마스크 패턴(도시하지 않음)을 형성한다. 그리고 하드 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 반도체 기판(102)의 소자 분리 영역 상부에 형성된 제1 도전막(106)과 터널 절연막(104)을 식각하고 반도체 기판(102)의 소자 분리 영역을 식각하여 트렌치(T)를 형성한다.Referring to FIG. 1B, a hard mask pattern (not shown) is formed on the first conductive film 106. The first conductive layer 106 and the tunnel insulating layer 104 formed on the device isolation region of the semiconductor substrate 102 are etched by an etching process using a hard mask pattern (not shown), and the device isolation of the semiconductor substrate 102 is performed. The region is etched to form the trench T.

도 1c를 참조하면, 트렌치(T)를 포함하는 반도체 기판(102) 상에 절연막을 형성한다. 그리고, 절연막 상부에 대해 평탄화 공정을 실시하여 트렌치(T) 내부에만 절연막이 형성되도록 하여 소자 분리막(108)을 형성한다. 평탄화 공정 중에 하드 마스크 패턴(도시하지 않음)은 제거될 수 있다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법을 포함할 수 있다. 이로써, 반도체 기판(102)의 소자 분리 영역에는 소자 분리막(108)이 형성되고, 소자 분리막(108)으로 한정되는 활성 영역에는 터널 절연막(104) 및 제1 도전막(106)이 형성된다. 이후에, 소자 분리막(108) 상부 일부를 제거하여 소자 분리막(108)의 높이를 낮춘다.Referring to FIG. 1C, an insulating film is formed on the semiconductor substrate 102 including the trench T. Referring to FIG. The device isolation layer 108 is formed by performing a planarization process on the upper portion of the insulating layer so that the insulating layer is formed only in the trench T. The hard mask pattern (not shown) may be removed during the planarization process. The planarization process may include a chemical mechanical polishing (CMP) method. As a result, the device isolation film 108 is formed in the device isolation region of the semiconductor substrate 102, and the tunnel insulation film 104 and the first conductive film 106 are formed in the active region defined by the device isolation film 108. Thereafter, a portion of the upper portion of the isolation layer 108 is removed to lower the height of the isolation layer 108.

도 1d를 참조하면, 트렌치(T)를 포함하는 반도체 기판(102) 상에 유전체막(110)을 형성한다. 유전체막(110)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연하는 역할을 한다. 유전체막(110)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. Referring to FIG. 1D, the dielectric film 110 is formed on the semiconductor substrate 102 including the trench T. Referring to FIG. The dielectric layer 110 insulates the floating gate formed at the bottom and the control gate formed at the top. The dielectric film 110 may be formed of an oxide / nitride / oxide (ONO) structure, which is a stacked structure of an oxide film, a nitride film, and an oxide film.

유전체막(110) 상에는 캐핑막(capping layer; 112)을 형성한다. 캐핑막(112)은 하부에 형성된 유전체막(110)을 보호하며 상부에 형성되는 콘트롤 게이트의 형성을 용이하게 하기 위하여 형성한다. 그리고, 드레인 선택 라인(도시하지 않음) 또는 소스 선택 라인(도시하지 않음)이 형성되는 영역의 캐핑막(112)과 유전체막(110) 일부를 제거한다. 이는 드레인 선택 라인 또는 소스 선택 라인에 형성되는 게이트들은 유전체막(110) 상하부의 도전막을 연결하여 게이트를 형성하기 때문이 다. A capping layer 112 is formed on the dielectric layer 110. The capping film 112 is formed to protect the dielectric film 110 formed at the bottom and to facilitate the formation of the control gate formed at the top. The capping film 112 and a portion of the dielectric film 110 in the region where the drain select line (not shown) or the source select line (not shown) are formed are removed. This is because the gates formed in the drain select line or the source select line form a gate by connecting conductive films above and below the dielectric film 110.

캐핑막(112)은 도전막, 예를 들면 도프트된 폴리 실리콘막으로 형성되는 것이 바람직하다. 이를 위하여, 유전체막(110) 상부에 도프트된 아몰퍼스 실리콘막을 형성하고 열처리 공정을 실시하여 결정화된 도프트된 폴리 실리콘막으로 형성할 수도 있다. 하지만, 아몰퍼스 실리콘막이 열처리를 통해 결정화되면 부피가 감소한다. 따라서 아몰퍼스 실리콘막에 포함된 심(seam)이 확대되거나 보이드(void)로 확대될 수 있으며, 이와 같이 발생된 확대된 심이나 보이드는 불휘발성 메모리 소자의 특성을 열화시킬 수 있다.The capping film 112 is preferably formed of a conductive film, for example, a doped polysilicon film. For this purpose, the doped amorphous silicon film may be formed on the dielectric film 110 and then thermally treated to form a doped polysilicon film. However, when the amorphous silicon film is crystallized through heat treatment, the volume decreases. Therefore, a seam included in the amorphous silicon film may be enlarged or enlarged into a void, and the enlarged seam or void generated as described above may deteriorate characteristics of the nonvolatile memory device.

도 3은 종래 기술에 따라 형성된 불휘발성 메모리 소자의 단면을 나타낸 TEM(Transmission Electron Microscope) 사진이다.3 is a transmission electron microscope (TEM) photograph showing a cross section of a nonvolatile memory device formed according to the prior art.

도 3을 참조하면, 아몰퍼스 실리콘막으로 형성된 캐핑막에 포함된 심(도면부호 A)이 열처리를 통해 보이드(도면부호 B)로 확대될 수 있다. 이는, 불휘발성 메모리 소자의 크기가 축소됨에 따라 캐핑막을 형성해야 하는 폭 또한 좁아지고 있기 때문에 캐핑막 내에 심이 포함될 가능성이 커지고 있고, 이에 따라 결정화 공정을 통해 심이 확대되거나 보이드가 발생될 가능성이 더욱 커질 수 있다.Referring to FIG. 3, a shim (reference numeral A) included in a capping layer formed of an amorphous silicon film may be expanded to a void (reference numeral B) through heat treatment. As the size of the nonvolatile memory device is reduced, the width of the capping film needs to be narrowed, which increases the possibility that a seam is included in the capping film. Can be.

따라서, 본 발명은 캐핑막(112)을 언도프트 폴리 실리콘막으로 형성한다. 캐핑막(112)을 폴리 실리콘막으로 형성하면, 아몰퍼스 실리콘막을 형성한 뒤 반드시 실시해야 하는 결정화 공정을 생략할 수 있기 때문에, 캐핑막(112) 내부에 포함될 수 있는 심이 확장되거나 보이드가 발생하는 것을 억제할 수 있다. 캐핑막(112)은 100Å∼500Å의 두께로 형성할 수 있다.Accordingly, the present invention forms the capping film 112 as an undoped polysilicon film. If the capping film 112 is formed of a polysilicon film, the crystallization process, which must be performed after the amorphous silicon film is formed, can be omitted, so that the seams that may be included in the capping film 112 are expanded or voids are generated. It can be suppressed. The capping film 112 may be formed to a thickness of 100 kPa to 500 kPa.

도 1e를 참조하면, 캐핑막(112)에 대해 불순물 이온 주입 공정을 실시한다. 불순물 이온은 인(P) 또는 비소(As)를 포함할 수 있다. 바람직하게는, 불순물 이온의 이온 주입 깊이(Project Range; Rp)는 캐핑막(112)에 포함된 심(도시하지 않음)의 위치와 일치시킬 수 있다.Referring to FIG. 1E, an impurity ion implantation process is performed on the capping film 112. Impurity ions may include phosphorus (P) or arsenic (As). Preferably, the ion implantation depth Project Range Rp of the impurity ions may coincide with a position of a shim (not shown) included in the capping layer 112.

도 1f를 참조하면, 이온 주입된 캐핑막(112)에 대해 이온 활성화 공정을 실시한다. 이온 활성화 공정은 550℃∼800℃의 열처리 공정으로 실시할 수 있다.Referring to FIG. 1F, an ion activation process is performed on the ion implanted capping layer 112. Ion activation process can be performed by the heat processing process of 550 degreeC-800 degreeC.

도 2는 본 발명에 따라 실시하는 이온 활성화 공정을 설명하기 위한 개략도이다.2 is a schematic diagram for explaining an ion activation process performed according to the present invention.

도 2를 참조하면, 이온 활성화 공정을 실시하여 Si 격자 사이에 존재하는 P 이온이 Si 자리로 치환되며, 발생된 Si 이온은 반도체 기판의 표면이나 그레인 바운더리 또는 보이드의 표면으로 이동하여 새로운 격자를 형성할 수 있다. 따라서 폴리 실리콘막 내에서의 심이 확대하거나 보이드가 유발되는 것을 방지할 수 있다.Referring to FIG. 2, an ion activation process is performed to replace P ions existing between Si lattice and Si sites, and the generated Si ions move to the surface of the semiconductor substrate or the surface of the grain boundary or void to form a new lattice. can do. Therefore, it is possible to prevent the seam in the polysilicon film from expanding or causing voids.

도 1g를 참조하면, 캐핑막(112) 상에 콘트롤 게이트용 제2 도전막(114)을 형성한다. 제2 도전막(114)은 폴리 실리콘막으로 형성한다. 제2 도전막(114) 상에는 콘트롤 게이트의 저항을 감소시키기 위하여 금속 성분의 게이트 전극막을 더욱 형성할 수 있다. Referring to FIG. 1G, the second conductive layer 114 for the control gate is formed on the capping layer 112. The second conductive film 114 is formed of a polysilicon film. A gate electrode film of a metal component may be further formed on the second conductive film 114 to reduce the resistance of the control gate.

이후에는, 도면에는 도시하지 않았지만 게이트 패턴 마스크를 이용한 식각 공정으로 적층막들을 식각하여 다수의 게이트들을 형성함으로써 불휘발성 메모리 소자의 제조를 완료한다.Subsequently, although not shown in the drawing, a plurality of gates are formed by etching the stacked layers by an etching process using a gate pattern mask to complete the manufacture of the nonvolatile memory device.

도 1a 내지 도 1g는 본 발명의 일실시예에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views illustrating a device for explaining a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

도 2는 본 발명에 따라 실시하는 이온 활성화 공정을 설명하기 위한 개략도이다.2 is a schematic diagram for explaining an ion activation process performed according to the present invention.

도 3은 종래 기술에 따라 형성된 불휘발성 메모리 소자의 단면을 나타낸 TEM(Transmission Electron Microscope) 사진이다.3 is a transmission electron microscope (TEM) photograph showing a cross section of a nonvolatile memory device formed according to the prior art.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 터널 절연막102 semiconductor substrate 104 tunnel insulating film

106 : 제1 도전막 108 : 소자 분리막106: first conductive film 108: device isolation film

110 : 유전체막 112 : 캐핑막110 dielectric film 112 capping film

114 : 제2 도전막114: second conductive film

Claims (7)

소자 분리 영역에는 소자 분리막이 형성되고 활성 영역에는 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a device isolation film formed in the device isolation region and a tunnel insulating film and a first conductive film formed in the active region; 상기 소자 분리막과 상기 제1 도전막 상에 유전체막을 형성하는 단계;Forming a dielectric film on the device isolation layer and the first conductive film; 상기 유전체막 상에 폴리 실리콘막으로 캐핑막으로 형성하는 단계;및Forming a capping film with a polysilicon film on the dielectric film; and 상기 캐핑막 상에 제2 도전막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법.And forming a second conductive film on the capping film. 제1항에 있어서,The method of claim 1, 상기 캐핑막은 언도프트 폴리 실리콘막인 불휘발성 메모리 소자의 제조 방법.And the capping film is an undoped polysilicon film. 제2항에 있어서, 상기 캐핑막을 형성한 뒤,The method of claim 2, wherein after the capping layer is formed, 상기 캐핑막에 대해 이온 주입 공정을 실시하는 단계; 및Performing an ion implantation process on the capping film; And 상기 캐핑막에 대해 이온 활성화 공정을 실시하는 단계를 더욱 포함하는 불휘발성 메모리 소자의 제조 방법.A method of manufacturing a nonvolatile memory device further comprising the step of performing an ion activation process for the capping film. 제3항에 있어서,The method of claim 3, 상기 이온 주입 공정은 인(P) 또는 비소(As)를 포함하는 불순물을 이용하는 불휘발성 메모리 소자의 제조 방법.The ion implantation process is a method of manufacturing a nonvolatile memory device using an impurity containing phosphorus (P) or arsenic (As). 제3항에 있어서,The method of claim 3, 상기 이온 활성화 공정은 열처리 공정으로 실시하는 불휘발성 메모리 소자의 제조 방법.The ion activation process is a manufacturing method of a nonvolatile memory device performed by a heat treatment process. 제5항에 있어서,The method of claim 5, 상기 열처리 공정은 550℃∼800℃의 온도로 실시하는 불휘발성 메모리 소자의 제조 방법.The heat treatment step is a manufacturing method of a nonvolatile memory device carried out at a temperature of 550 ℃ to 800 ℃. 제1항에 있어서,The method of claim 1, 상기 캐핑막은 100Å∼500Å의 두께로 형성하는 불휘발성 메모리 소자의 제조 방법.And the capping film is formed to a thickness of 100 kV to 500 kV.
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