KR100789610B1 - Method of manufacturing flash memory device - Google Patents
Method of manufacturing flash memory device Download PDFInfo
- Publication number
- KR100789610B1 KR100789610B1 KR1020060135571A KR20060135571A KR100789610B1 KR 100789610 B1 KR100789610 B1 KR 100789610B1 KR 1020060135571 A KR1020060135571 A KR 1020060135571A KR 20060135571 A KR20060135571 A KR 20060135571A KR 100789610 B1 KR100789610 B1 KR 100789610B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- gate
- teos
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000010410 layer Substances 0.000 claims abstract description 62
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 13
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 238000005192 partition Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 238000002156 mixing Methods 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims 2
- 210000003371 toe Anatomy 0.000 claims 1
- 239000011800 void material Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67075—Apparatus for fluid treatment for etching for wet etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
도 1은 종래의 플래시 메모리 소자의 셀 어레이의 레이아웃을 도시한 도면.1 is a diagram showing a layout of a cell array of a conventional flash memory device.
도 2는 도 1의 플래시 메모리 소자의 셀 어레이에서 I-I' 라인을 따라 절단한 단면도.FIG. 2 is a cross-sectional view taken along the line II ′ of the cell array of the flash memory device of FIG. 1. FIG.
도 3a 내지 도 3h는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.3A to 3H are cross-sectional views illustrating a manufacturing process of a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
31: 반도체 기판 33: 소자분리막31: semiconductor substrate 33: device isolation film
35: 게이트산화막 37: 플로팅게이트35: gate oxide film 37: floating gate
39: ONO막 41: 제어게이트39: ONO film 41: control gate
43: 제1 TEOS막 45: 실리콘나이트라이드막43: first TEOS film 45: silicon nitride film
47: 제2 TEOS막 48: 스페이서47: second TEOS film 48: spacer
49: 소오스/드레인 영역 51: 실리사이드막49: source / drain region 51: silicide film
53: 층간절연막 55: 비아홀53: interlayer insulating film 55: via hole
57: 콘택 플러그 61, 63: 셀 소자57:
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 보이드를 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a flash memory device, and more particularly to a method of manufacturing a flash memory device that can prevent voids.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다. Flash memory devices are a type of programmable ROM (PROM) capable of writing, erasing, and reading information.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. Flash memory devices may be divided into NOR-type structures in which cells are disposed in parallel between bit lines and ground, and NAND-type structures arranged in series, according to a cell array scheme.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.NOR flash memory devices are commonly used for booting mobile phones because they allow high-speed random access when performing read operations. NAND-type flash memory devices have a slow read speed but a fast write speed, and are suitable for data storage and small size.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling) 에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.In addition, the flash memory device may be classified into a stack gate type and a split gate type according to the unit cell structure, and a floating gate device and a silicon-oxide-nitride-oxide-silicon (SONOS) device according to the shape of the charge storage layer. It can be divided into. Among them, the floating gate device usually includes a floating gate formed of polycrystalline silicon surrounded by an insulator, and the floating gate is charged by channel hot carrier injection or FN tunneling by Fowler-Nordheim Tunneling. Is injected or discharged to store and erase data.
도 1은 종래의 플래시 메모리 소자의 셀 어레이의 레이아웃을 도시한 도면이다. 1 is a diagram illustrating a layout of a cell array of a conventional flash memory device.
도 1에 도시한 바와 같이, 다수의 워드 라인(1, word line)이 배치되고, 워드 라인(1)과 교차하여 비트 라인(3, bit line)이 배치된다. 워드 라인(1)과 비트 라인(3)이 교차하는 지점에 셀 소자가 배치된다. 인접하는 제1 및 제2 셀 소자 사이의 비트 라인(3)에 전기적으로 연결된 콘택 플러그(5)가 배치된다. 상기 제1 및 제2 셀 소자는 하나의 콘택 플러그(5)에 전기적으로 연결된다. As shown in FIG. 1, a plurality of
워드 라인(1)에 의해 해당 셀 소자가 선택되고, 비트 라인(3)으로 공급된 데이터 신호가 콘택 플러그(5)를 통해 상기 선택된 셀 소자에 저장되거나 상기 선택된 셀 소자에 저장된 데이터 신호가 콘택 플러그(5)를 통해 비트 라인(3)으로 공급될 수 있다. The cell element is selected by the
따라서, 제1 및 제2 셀 소자에 의해 단위 셀이 정의될 수 있다. Therefore, the unit cell may be defined by the first and second cell elements.
도 2는 도 1의 플래시 메모리 소자의 셀 어레이에서 I-I' 라인을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of the cell array of the flash memory device of FIG. 1.
도 2에 도시한 바와 같이, 제1 및 제2 셀 소자(26, 28)에 의해 단위 셀이 정의될 수 있다.As shown in FIG. 2, the unit cell may be defined by the first and
반도체 기판(11) 상에 셀 소자를 구획하기 위해 소자분리막(13, STI)가 형성되어 있다. An element isolation film 13 (STI) is formed on the
상기 소자분리막(13) 사이에 제1 및 제2 셀 소자(26, 28)가 형성되어 있다.First and
반도체 기판(11) 상에 게이트산화막(15), 플로팅게이트(16), ONO(oxide/nitride/oxide)막(17) 및 제어게이트(18)가 순차적으로 형성되어 있다. The
게이트 영역을 분리 및 보호하기 위해 게이트산화막(15), 플로팅게이트(16), ONO막(17) 및 제어게이트(18)의 측면에 스페이서(21)가 형성되어 있다. 스페이서(21)는 TEOS막(21a)과 SiN막(21b)을 포함한다.
상기 스페이서(21)의 양측의 반도체 기판(11) 상에 소오스/드레인 영역(23)이 형성되어 있다. Source /
게이트 영역과 소오스/드레인 영역(23)의 전기적 접촉 성능을 향상시키기 위해 상기 제어 게이트(18) 및 상기 소오스/드레인 영역(23)에 실리사이드막(24)이 형성되어 있다.The
따라서, 게이트산화막(15), 플로팅게이트(16), ONO막(17), 제어게이트(18) 및 스페이서(21)를 포함하는 게이트 영역과 소오스/드레인 영역(23)에 의해 제1 및 제2 셀 소자(26, 28)가 형성된다.Accordingly, the first and second gate regions including the
상기 제1 및 제2 셀 소자(26, 28) 상에 층간절연막(29)이 형성된다. An
하지만, 상기 제1 및 제2 셀 소자(26, 28) 사이는 각 셀 소자(26, 28)에 형성된 스페이서(21)의 두께로 인해 매우 좁은 폭을 가지게 된다. 특히, 소자 사이즈를 축소하기 위해서는 상기 제1 및 제2 셀 소자(26, 28) 사이의 폭은 더욱 줄어들게 된다. However, the first and
이와 같이, 제1 및 제2 셀 소자(26, 28) 사이의 폭이 매우 좁은 상태에서 층간절연막(29)을 형성하는 경우 층간절연막(29) 내부에 보이드와 같은 불량이 발생 되는 문제가 있다. As such, when the
본 발명은 각 셀 소자 사이의 폭을 확장시켜 층간절연막의 갭필 마진을 충분히 확보하여 보이드와 같은 불량을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a flash memory device capable of preventing a defect such as a void by expanding a width between cell elements to sufficiently secure a gap fill margin of an interlayer insulating film.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 플래시 메모리 소자의 제조 방법은, 제1 및 제2 셀 영역을 포함하는 단위 셀 소자를 구획하기 위해 반도체 기판 상에 소자분리막을 형성하는 단계; 상기 반도체 상의 제1 및 제2 셀 영역 각각에 게이트산화막, 플로팅게이트, ONO막 및 제어게이트를 형성하는 단계; 상기 게이트산화막, 플로팅게이트, ONO막 및 제어게이트의 양 측면에 제1 TEOS막, 실리콘나이트라이드막 및 제2 TEOS막으로 이루어진 스페이서를 형성하는 단계; 상기 제어게이트의 양측의 상기 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계; 상기 제어게이트 및 상기 소오스/드레인 영역에 실리사이드막을 형성하는 단계; 습식 식각 공정을 수행하여 상기 스페이서의 상기 제2 TEOS막을 제거하는 단계; 상기 제2 TEOS막이 제거된 상기 반도체 기판 상에 층간절연막을 형성하고 패터닝하여 상기 드레인 영역 상의 실리사이드막이 노출된 비아홀을 형성하는 단계; 및 상기 비아홀 내에 콘택 플러그를 형성하는 단계를 포함한다.According to a first embodiment of the present invention for achieving the above object, a method of manufacturing a flash memory device, forming a device isolation film on a semiconductor substrate to partition a unit cell device including a first and a second cell region step; Forming a gate oxide film, a floating gate, an ONO film, and a control gate in each of the first and second cell regions on the semiconductor; Forming a spacer including a first TEOS film, a silicon nitride film, and a second TEOS film on both sides of the gate oxide film, the floating gate, the ONO film, and the control gate; Forming a source / drain region on the semiconductor substrate at both sides of the control gate; Forming a silicide layer on the control gate and the source / drain region; Performing a wet etching process to remove the second TEOS layer of the spacer; Forming and patterning an interlayer dielectric layer on the semiconductor substrate from which the second TEOS layer has been removed to form a via hole exposing the silicide layer on the drain region; And forming a contact plug in the via hole.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 3a 내지 도 3h는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.3A to 3H are cross-sectional views illustrating a manufacturing process of a flash memory device according to the present invention.
도 3a에 도시한 바와 같이, 반도체 기판(31) 상에 실리콘산화막이나 BPSG막을 이용하여 소자분리막(33)을 형성한다. 상기 소자분리막(33)은 단위 셀 소자를 구획하기 위해 형성된다. As shown in FIG. 3A, the
본 발명에서 단위 셀 소자는 제1 및 제2 셀 소자를 포함할 수 있다. 따라서, 상기 제1 및 제2 셀 소자 사이에는 상기 소자분리막(33)이 형성되지 않는다. 인접하는 소자분리막(33) 사이에 상기 제1 및 제2 셀 소자가 형성될 수 있다.In the present invention, the unit cell device may include first and second cell devices. Therefore, the
상기 반도체 기판(31) 상에 게이트산화막(35), 제1 폴리실리콘막, ONO(oxide/nitride/oxide)막(39) 및 제2 폴리실리콘막가 순차적으로 적층 형성된다. The
상기 게이트산화막(35), 제1 폴리실리콘막, ONO막(39) 및 제2 폴리실리콘막을 선택적으로 패터닝하여 제1 셀 영역과 제2 셀 영역에 각각 상기 게이트산화막(35), 플로팅게이트(37), ONO막(39) 및 제어게이트(41)를 형성한다. 상기 제1 셀 영역은 상기 제1 셀 소자를 형성하기 위한 영역이고, 상기 제2 셀 영역은 상기 제2 셀 소자를 형성하기 위한 영역이다. The
도 3b에 도시한 바와 같이, 상기 제어게이트(41)를 포함하는 상기 반도체 기판(31) 상에 제1 TEOS(tetraethyl orthosilicate)막(43), 실리콘나이트라이드(SiN)막(45) 및 제2 TEOS막(47)을 순차적으로 적층 형성한다.As shown in FIG. 3B, a first tetraethyl orthosilicate (TEOS)
도 3c에 도시한 바와 같이, 상기 제1 TEOS막(43), 상기 실리콘나이트라이드막(45) 및 상기 제2 TEOS막(47)을 선택적으로 패터닝하여 상기 제1 TEOS막(43), 상기 실리콘나이트라이드막(45) 및 상기 제2 TEOS막(47)으로 이루어지는 스페이서(48)가 형성된다. 상기 스페이서(48)는 게이트 영역을 분리 및 보호하기 위해 형성되는 것으로, 상기 게이트산화막(35), 플로팅게이트(37), ONO막(39) 및 제어게이트(41)의 양 측면에 형성될 수 있다. 상기 스페이서(48)는 반응성 이온 식각(RIE)에 의해 라운드 형태로 형성될 수 있다. 상기 패터닝에 의해 상기 제1 TEOS막(43), 상기 실리콘라이트라이드막(45) 및 상기 제2 TEOS막(47) 각각의 양 끝단은 외부에 노출될 수 있다. As shown in FIG. 3C, the first TEOS
도 3d에 도시한 바와 같이, 상기 스페이서(49) 및 상기 제어게이트(41)를 마스크로 하여 이온 주입 공정을 수행하여 상기 스페이서(49)의 양측의 상기 반도체 기판(31) 상에 소오스/드레인 영역(49)을 형성한다. 상기 소오스/드레인 영역(49)은 이온 주입 공정에 의해 이온이 주입되어 도전성을 갖는 영역이다.As shown in FIG. 3D, a source / drain region is formed on the
이후, 상기 스페이서(49)를 포함하는 상기 반도체 기판(31)의 전 영역에 코발트와 같은 도전성 물질을 형성하고 패터닝하여 상기 게이트 영역의 상기 제어게이트(41) 및 상기 소오스/드레인 영역(49)에 실리사이드막(51)을 형성한다. 상기 실리사이드막(51)은 게이트 영역과 소오스/드레인 영역(49)과 이후에 형성될 배선과의 전기적 접촉 성능을 향상시키기 위해 형성될 수 있다. Subsequently, a conductive material such as cobalt is formed and patterned on the entire region of the
따라서, 상기 게이트산화막(35), 플로팅게이트(37), ONO막(39), 제어게이트(41) 및 스페이서(48)를 포함하는 게이트 영역과 소오스/드레인 영역(49)에 의해 상기 제1 및 제2 셀 소자(61, 63)가 형성된다.Accordingly, the first and second gate and source /
도 3e에 도시한 바와 같이, 습식 식각 공정을 이용하여 플루오르화수소(HF)와 같은 식각 용액에 상기 반도체 기판(31)을 담궈 상기 스페이서(48)의 최상층인 제2 TEOS막(47)을 제거한다. As shown in FIG. 3E, the
이때, 플루오르화수소(HF)와 물(H2O)의 혼합 비율은 1:100 내지 1: 200의 범위를 가지고, 공정 시간은 100초 내지 140초 범위를 가질 수 있다. In this case, the mixing ratio of the hydrogen fluoride (HF) and water (H 2 O) may have a range of 1: 100 to 1: 200, the process time may have a range of 100 seconds to 140 seconds.
이와 같이, 상기 스페이서(48)의 제2 TEOS막(47)을 제거함으로써, 상기 제1 및 제2 소자(61, 63) 사이의 폭은 제2 TEOS막(47)의 2배의 두께만큼 증가된다. 따라서, 상기 제1 및 제2 소자(61, 63) 사이의 폭이 크게 증가됨에 따라 나중에 설명한 층간절연막을 갭필할 때 제1 및 제2 셀 소자(61, 63) 사이에서 보이드가 발생되지 않게 된다.As such, by removing the
도 3f에 도시한 바와 같이, 상기 제2 TEOS막(47)이 제거되고 상기 제1 및 제2 셀 소자(61, 63)를 포함하는 반도체 기판(31) 상에 BPSG(boron phosphor silicate glass)나 USG(undoped silicate glass)와 같은 절연 물질을 이용하여 층간절연막(53)을 형성한다. As shown in FIG. 3F, the boron phosphor silicate glass (BPSG) or the
앞서 설명한 바와 같이, 상기 제2 TEOS막(47)이 제거됨에 따라 상기 제1 및 제2 셀 소자(61, 63) 사이의 폭이 현저히 증가하여, 상기 층간절연막(53)이 상기 제1 및 제2 셀 소자(61, 63) 사이에 갭필될 때 상기 제1 및 제2 셀 소자(61, 63) 사이의 폭이 넓기 때문에 상기 층간절연막(53) 내부에 보이드와 같은 불량이 발생하지 않게 된다.As described above, as the
도 3g에 도시한 바와 같이, 상기 제1 및 제2 셀 소자(61, 63) 사이의 반도체 기판(31) 상에 형성된 드레인 영역(49) 상에 실리사이드막(51)이 노출되도록 상기 층간절연막(53)을 선택적으로 패터닝하여 비아홀(55)을 형성한다.As shown in FIG. 3G, the
도 3h에 도시한 바와 같이, 상기 비아홀(55) 내에 텅스텐과 같은 도전성 물질을 형성하여 콘택 플러그(57)를 형성한다. As shown in FIG. 3H, a conductive material such as tungsten is formed in the via
이후 상기 콘택 플러그(57) 상에 전기적으로 연결된 금속 배선(미도시)이 형성될 수 있다. Thereafter, a metal wire (not shown) that is electrically connected to the
이상에서 살펴본 바와 같이, 본 발명에 의하면, 스페이서의 최상층인 TEOS막을 제거하여 상기 제1 및 제2 소자 사이의 폭을 TEOS막의 2배의 두께만큼 증가시킨다. 따라서, 제1 및 제2 소자 사이의 폭이 크게 증가됨에 따라 층간절연막을 갭필할 때 제1 및 제2 셀 소자 사이에서 보이드가 발생되지 않게 된다.As described above, according to the present invention, the TEOS film, which is the uppermost layer of the spacer, is removed to increase the width between the first and second devices by twice the thickness of the TEOS film. Accordingly, as the width between the first and second devices is greatly increased, voids are not generated between the first and second cell devices when the interlayer insulating film is gapfilled.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (4)
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060135571A KR100789610B1 (en) | 2006-12-27 | 2006-12-27 | Method of manufacturing flash memory device |
US11/943,114 US7871885B2 (en) | 2006-12-20 | 2007-11-20 | Manufacturing method of flash memory device |
CN2007103018967A CN101207091B (en) | 2006-12-20 | 2007-12-20 | Method manufactruing of flash memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060135571A KR100789610B1 (en) | 2006-12-27 | 2006-12-27 | Method of manufacturing flash memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100789610B1 true KR100789610B1 (en) | 2007-12-27 |
Family
ID=39148221
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060135571A KR100789610B1 (en) | 2006-12-20 | 2006-12-27 | Method of manufacturing flash memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100789610B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100954937B1 (en) * | 2007-12-21 | 2010-04-27 | 주식회사 동부하이텍 | Method of fabricating flash memory device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100187679B1 (en) * | 1995-12-04 | 1999-06-01 | 김영환 | Method of making flash memory cell |
US6472700B2 (en) * | 1999-02-03 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with isolation insulator, interlayer insulation film, and a sidewall coating film |
KR20060001009A (en) * | 2004-06-30 | 2006-01-06 | 동부아남반도체 주식회사 | Method for manufacturing flash memory device |
KR20060005180A (en) * | 2004-07-12 | 2006-01-17 | 주식회사 하이닉스반도체 | Method of forming gate in flash memory device |
KR20060029376A (en) * | 2004-10-01 | 2006-04-06 | 주식회사 하이닉스반도체 | Method of manufacturing in non volatile memory device |
KR20060076518A (en) * | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | Method of manufacturing in flash memory device |
-
2006
- 2006-12-27 KR KR1020060135571A patent/KR100789610B1/en not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100187679B1 (en) * | 1995-12-04 | 1999-06-01 | 김영환 | Method of making flash memory cell |
US6472700B2 (en) * | 1999-02-03 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with isolation insulator, interlayer insulation film, and a sidewall coating film |
KR20060001009A (en) * | 2004-06-30 | 2006-01-06 | 동부아남반도체 주식회사 | Method for manufacturing flash memory device |
KR20060005180A (en) * | 2004-07-12 | 2006-01-17 | 주식회사 하이닉스반도체 | Method of forming gate in flash memory device |
KR20060029376A (en) * | 2004-10-01 | 2006-04-06 | 주식회사 하이닉스반도체 | Method of manufacturing in non volatile memory device |
KR20060076518A (en) * | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | Method of manufacturing in flash memory device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100954937B1 (en) * | 2007-12-21 | 2010-04-27 | 주식회사 동부하이텍 | Method of fabricating flash memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100845720B1 (en) | Flash Memory Device and Method of Manufactruing the same | |
JP5288877B2 (en) | Nonvolatile semiconductor memory device | |
CN100492647C (en) | Flash memory device and method of manufacturing the same | |
KR100654560B1 (en) | Flash memory device and manufacturing method thereof | |
KR20090046155A (en) | Method manufacturing of flash memory device | |
CN100499081C (en) | Manufacture method of NOR-type flash memory cell array | |
KR101022666B1 (en) | Memory device and method for fabricating the same | |
KR100806787B1 (en) | Method of Manufacturing Flash Semiconductor Device | |
KR100831158B1 (en) | Method manufactruing of flash memory device | |
KR100842661B1 (en) | Flash memory device and method of manufacturing the same | |
US20080211008A1 (en) | Manufacturing method of flash memory device | |
KR100789610B1 (en) | Method of manufacturing flash memory device | |
KR100649308B1 (en) | Flash memory device and manufacturing method of self-aligned floating gate array | |
KR100660718B1 (en) | Method for forming floating gate array of flash memory device | |
KR20100078261A (en) | Method manufactruing of flash memory device | |
KR100880227B1 (en) | Method manufactruing of flash memory device | |
KR100884979B1 (en) | Method manufactruing of flash memory device | |
US20080305594A1 (en) | Method for fabricating non-volatile memory | |
KR20100074525A (en) | Method manufactruing of flash memory device | |
KR100992783B1 (en) | Method for manufacturing a flash semiconductor device | |
JP2022128592A (en) | Semiconductor element and method of manufacturing the same | |
KR100811280B1 (en) | Method for fabricating of non-volatile memory device | |
KR20090052068A (en) | Method of forming contact plug in semiconductor device | |
JP2007067223A (en) | Semiconductor device and method for manufacturing same | |
KR20080060600A (en) | Method of fabricating non-volatile memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20121126 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |