KR20080114239A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

A semiconductor device and a manufacturing method thereof are provided to increase a distance between a contact plug and a stack gate of a high voltage transistor in a vertical direction by forming the contact plug and a step of the semiconductor substrate of both sides of a high voltage transistor. A gate(110) is formed in an active region of a semiconductor substrate(102). Junction areas are formed in the semiconductor substrate of both sides of the gate. A spacer is formed in a gate sidewall by using a first insulating layer(114). The semiconductor substrate is etched by using a first insulating layer spacer as the mask. A second insulating layer(116) is formed on the semiconductor substrate including the gate. Contact plugs(118a,118b) electrically connected to the junction areas are formed.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of a device illustrated to explain a method of manufacturing a semiconductor device according to the present invention.

도 2는 고전압 트랜지스터와 콘택 플러그 사이의 거리에 따른 고전압 트랜지스터의 항복 전압 특성을 나타낸 그래프이다.2 is a graph illustrating breakdown voltage characteristics of a high voltage transistor according to a distance between the high voltage transistor and the contact plug.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 게이트 절연막102 semiconductor substrate 104 gate insulating film

106 : 도전층 108 : 하드 마스크106: conductive layer 108: hard mask

110 : 적층 게이트 112a, 112b : 접합 영역들110: stacked gates 112a, 112b: junction regions

114 : 제1 절연층 116 : 제2 절연층114: first insulating layer 116: second insulating layer

118a, 118b : 콘택 플러그들118a, 118b: Contact Plugs

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 고전압 트랜지스터의 항복 전압(Breakdown Voltage; BV)을 개선할 수 있는 반도체 소자 및 그 의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same that can improve a breakdown voltage (BV) of a high voltage transistor.

반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리(Flash Memory) 등이 있다. The semiconductor memory is classified into a volatile memory in which stored information disappears as the supply of electricity is interrupted, and a non-volatile memory that can maintain information even when the supply of electricity is interrupted. The nonvolatile memory includes erasable programmable read only memory (EPROM), electrically erasable programmable read only memory (EPROM), and flash memory.

이 중에서 플래시 메모리는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수 개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개 등 다수의 셀이 연결된다. 각 스트링은 직렬 연결된 드레인 선택 트랜지스터, 복수 개의 셀 트랜지스터 및 소스 선택 트랜지스터로 구성된다. 드레인 선택 트랜지스터의 드레인 영역은 비트 라인과 접속되고, 소스 선택 트랜지스터의 소스 영역은 공통 소스 라인과 접속된다. 상기 셀 트랜지스터의 게이트 단자에는 워드 라인이 연결되어 있다. 드레인 선택 트랜지스터의 게이트 단자에는 드레인 선택 라인이 연결되고, 소스 선택 트랜지스터의 게이트 단자에는 소스 선택 라인이 연결되어 있다. Among them, flash memory is classified into NOR type and NAND type according to a cell configuration. The cell array area of the NAND flash memory includes a plurality of strings, and a plurality of cells, such as 16 or 32, are connected to one string. Each string consists of a drain select transistor, a plurality of cell transistors, and a source select transistor connected in series. The drain region of the drain select transistor is connected with the bit line, and the source region of the source select transistor is connected with the common source line. A word line is connected to the gate terminal of the cell transistor. A drain select line is connected to the gate terminal of the drain select transistor, and a source select line is connected to the gate terminal of the source select transistor.

이러한 낸드형 플래시 메모리 소자에서는 F-N 터널링(Fowler-Nordheim tunneling)을 사용하여 프로그램/소거 동작을 구현하기 때문에 일반적으로 고전압을 요구한다. 일반적으로 사용되는 전압은 16∼20V 영역에 있으나 멀티 레벨 셀(Multi Level Cell; MLC)을 구현하기 위해서는 현재의 낸드 플래시 메모리 소자 의 일반적인 프로그램/소거전압 영역보다 높은 전압 인가가 필요하다. 이러한 낸드형 플래시 메모리 소자에는 펌핑 회로 및 전압 전달 회로에 사용되는 고전압 트랜지스터가 반드시 필요하며, 점점 증가하고 있는 고전압 요구에 따라 고전압 트랜지스터의 사용 전압 영역도 갈수록 증가하고 있다.These NAND flash memory devices generally require high voltage because they implement program / erase operations using F-N-Nordheim tunneling. Generally, the voltage used is in the 16-20V region, but in order to implement a multi-level cell (MLC), a higher voltage than the general program / erase voltage region of the current NAND flash memory device is required. Such NAND flash memory devices require high voltage transistors used in pumping circuits and voltage transfer circuits, and the voltage ranges of the high voltage transistors are increasing in response to increasing demands for high voltages.

한편, 고전압 트랜지스터의 접합 영역에는 콘택 플러그가 형성되어, 반도체 기판상에 형성되는 금속 배선과 전기적으로 연결된다. 그런데, 고전압 트랜지스터의 항복 전압 특성은 주로 고전압 트랜지스터의 게이트와 콘택 플러그 사이의 거리에 좌우된다. On the other hand, a contact plug is formed in the junction region of the high voltage transistor, and is electrically connected to the metal wiring formed on the semiconductor substrate. However, the breakdown voltage characteristic of the high voltage transistor mainly depends on the distance between the gate and the contact plug of the high voltage transistor.

도 2는 고전압 트랜지스터와 콘택 플러그 사이의 거리에 따른 고전압 트랜지스터의 항복 전압 특성을 나타낸 그래프이다. 도 2를 참조하면, 고전압 트랜지스터와 콘택 플러그 사이의 거리가 가까울수록 항복 전압은 낮아지며, 고전압 트랜지스터와 콘택 플러그 사이의 거리가 약 1㎛ 이상일 때 유효한 항복 전압 특성을 유지할 수 있게 된다. 하지만 반도체 소자의 크기가 점차 작아지고 고집적화됨에 따라, 고전압 트랜지스터와 콘택 플러그 사이의 거리가 점차 짧아져서 고전압 트랜지스터의 유효한 항복전압 특성을 유지하는 것이 어려워지고 있다. 2 is a graph illustrating breakdown voltage characteristics of a high voltage transistor according to a distance between the high voltage transistor and the contact plug. Referring to FIG. 2, the closer the distance between the high voltage transistor and the contact plug is, the lower the breakdown voltage becomes, and the effective breakdown voltage characteristic can be maintained when the distance between the high voltage transistor and the contact plug is about 1 μm or more. However, as the size of semiconductor devices becomes smaller and higher, the distance between the high voltage transistor and the contact plug becomes shorter, making it difficult to maintain effective breakdown voltage characteristics of the high voltage transistor.

본 발명은 트랜지스터의 스페이서 식각시 트랜지스터 주변의 반도체 기판에 대해서도 식각을 실시하여 반도체 기판의 높이를 낮춤으로써, 반도체 기판상에 형성되는 콘택 플러그와 트랜지스터의 게이트 사이의 거리를 늘려 고전압 트랜지스터의 유효한 항복전압 특성을 확보할 수 있다.According to the present invention, the semiconductor substrate around the transistor is etched to lower the height of the semiconductor substrate during spacer etching of the transistor, thereby increasing the distance between the contact plug formed on the semiconductor substrate and the gate of the transistor, thereby effectively breaking the breakdown voltage of the high voltage transistor. Can secure the characteristics.

본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판의 액티브 영역 상에 게이트를 형성하는 단계와, 상기 게이트 양측의 상기 반도체 기판에 접합 영역들을 형성하는 단계와, 상기 게이트 측벽에 제1 절연막으로 스페이서를 형성하는 단계와, 상기 제1 절연막 스페이서를 마스크로 상기 반도체 기판을 식각하는 단계와, 상기 게이트를 포함하는 상기 반도체 기판상에 제2 절연층을 형성하는 단계 및 상기 접합 영역들과 전기적으로 연결되는 콘택 플러그들을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention may include forming a gate on an active region of a semiconductor substrate, forming junction regions on the semiconductor substrate at both sides of the gate, and forming a gate region on the gate sidewall. Forming a spacer with an insulating film, etching the semiconductor substrate with the first insulating film spacer, forming a second insulating layer on the semiconductor substrate including the gate, and the junction regions And forming contact plugs electrically connected with the at least one contact plug.

상기 반도체 기판의 표면은 40∼80nm의 두께가 식각될 수 있다. 상기 식각 공정은 CF4가스, CHF3가스, Ar 가스 및 O2를 혼합하여 실시할 수 있다. 상기 식각 공정은 CF4가스와 CHF3가스를 1:1 내지 1:10 또는 1:1 내지 10:1의 혼합 비율로 혼합하여 실시할 수 있다. 상기 식각 공정은 상기 CF4가스를 100∼1000sccm의 유량으로 공급하며 CHF3가스를 100∼1000sccm의 유량으로 공급하여 실시할 수 있다. 상기 식각 공정은 상기 Ar가스를 1∼1000sccm의 유량으로 공급하고, O2를 1∼1000의 유량으로 공급하여 실시할 수 이다. 상기 식각 공정은 1∼100℃의 온도와 1∼500밀리토르의 압력에서 20∼100초 동안 실시할 수 있다.The surface of the semiconductor substrate may be etched thickness of 40 ~ 80nm. The etching process may be performed by mixing CF 4 gas, CHF 3 gas, Ar gas and O 2 . The etching process may be performed by mixing CF 4 gas and CHF 3 gas in a mixing ratio of 1: 1 to 1:10 or 1: 1 to 10: 1. The etching process may be performed by supplying the CF 4 gas at a flow rate of 100 to 1000 sccm and supplying the CHF 3 gas at a flow rate of 100 to 1000 sccm. The etching step may be performed by supplying the Ar gas at a flow rate of 1 to 1000 sccm, and supplying O 2 at a flow rate of 1 to 1000. The etching process may be performed for 20 to 100 seconds at a temperature of 1 to 100 ℃ and a pressure of 1 to 500 millitorr.

본 발명의 다른 측면에 따른 반도체 소자는, 표면이 일부 식각되어 단차가 형성된 반도체 기판과, 상기 단차 사이의 반도체 기판상에 형성된 적층 게이트와, 상기 적층 게이트 양측의 상기 반도체 기판에 형성된 접합 영역들과, 상기 적층 게이트의 측벽에 형성된 스페이서 및 상기 접합 영역들의 상부에 형성된 콘택 플러그들을 포함한다. 상기 단차는 40∼80nm의 두께로 상기 반도체 기판에 형성된다.According to another aspect of the present invention, a semiconductor device includes a semiconductor substrate having a surface partially etched, a stacked gate formed on the semiconductor substrate between the steps, and junction regions formed on the semiconductor substrate on both sides of the stacked gate; And a spacer formed on the sidewall of the stacked gate and contact plugs formed on the junction regions. The step is formed in the semiconductor substrate with a thickness of 40 to 80 nm.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of a device illustrated to explain a method of manufacturing a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시할 때 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다. 여기서, 상기 웰 영역은 고전압 스위칭 소자를 구성하는 고전압 트랜지스터를 형성하기 위한 HV(High Voltage)영역을 나타낸다. 또한, 반도체 기판(102)이 p형 반도체 물질로 형성될 경우 상기 트리플 웰은 반도체 기판(102)에 n웰을 형성한 후 상기 n웰에 포함되도록 p웰을 형성할 수 있다.Referring to FIG. 1A, a screen oxide (not shown) is formed on the semiconductor substrate 102. The screen oxide film prevents the surface of the semiconductor substrate 102 from being damaged when performing a well ion implantation process or a threshold voltage ion implantation process performed in a subsequent process. Here, the well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. As a result, a well region (not shown) may be formed in the semiconductor substrate 102, and the well region may be formed in a triple structure. Here, the well region represents a high voltage (HV) region for forming a high voltage transistor constituting a high voltage switching element. In addition, when the semiconductor substrate 102 is formed of a p-type semiconductor material, the triple well may form n wells in the semiconductor substrate 102 and then form p wells to be included in the n wells.

이어서, 스크린 산화막을 제거한 후, 반도체 기판(102)의 소자 분리 영역에 대해 식각 공정을 실시하여 트렌치(도시하지 않음)를 형성한다. 그리고 트렌치(도시하지 않음)를 절연 물질, 예를 들면 산화막으로 메꿔서 반도체 기판(102)에 형성되는 소자들을 전기적으로 분리하기 위한 소자 분리막(도시하지 않음)을 형성한다. 이로써, 반도체 기판(102)의 액티브 영역이 소자 분리막(도시하지 않음)으로 한정된다.Subsequently, after the screen oxide film is removed, an etching process is performed on the device isolation region of the semiconductor substrate 102 to form a trench (not shown). A trench (not shown) is filled with an insulating material, for example, an oxide film, to form an isolation layer (not shown) for electrically separating elements formed on the semiconductor substrate 102. As a result, the active region of the semiconductor substrate 102 is limited to an element isolation film (not shown).

그리고, 반도체 기판(102)의 액티브 영역 상에 게이트 절연막(104)을 형성한다. 게이트 절연막(104)은 고전압 트랜지스터의 게이트 전극에 인가되는 전압을 고려하여 소정의 두께로 형성하며, 산화막으로 형성하는 것이 바람직하다. 그리고, 게이트 절연막(104) 상에 도전층(106)을 형성한다. 도전층(106)은 폴리 실리콘으로 형성하는 것이 바람직하다. 이어서, 도전층(106) 상에 게이트 식각 공정에서 사용하기 위한 하드 마스크(108)를 형성한다.The gate insulating film 104 is formed on the active region of the semiconductor substrate 102. The gate insulating film 104 is formed to a predetermined thickness in consideration of the voltage applied to the gate electrode of the high voltage transistor, and is preferably formed of an oxide film. Then, the conductive layer 106 is formed on the gate insulating film 104. The conductive layer 106 is preferably formed of polysilicon. A hard mask 108 is then formed on the conductive layer 106 for use in the gate etching process.

도 1b를 참조하면, 포토 레지스트 패턴(도시하지 않음)을 이용하여 하드 마스크(108)를 패터닝하고, 계속해서 도전층(106), 게이트 절연막(104)을 패터닝하여 스택 게이트(stack gate; 110)를 형성한다.Referring to FIG. 1B, the hard mask 108 is patterned using a photoresist pattern (not shown), and then the conductive layer 106 and the gate insulating layer 104 are patterned to stack gate 110. To form.

도 1c를 참조하면, 노출된 반도체 기판(102)에 대해 n형 불순물을 이온 주입 함으로써 스택 게이트(110)의 양측에 접합 영역들(112a, 112b)을 형성한다. 이 중에서 제1 접합 영역(112a)은 스택 게이트(110)를 포함하여 형성되는 고전압 트랜지스터의 소스 접합 영역이고, 제2 접합 영역(112b)은 스택 게이트(110)를 포함하여 형성되는 고전압 트랜지스터의 드레인 접합 영역이다. 이로써, NMOS형 고전압 트랜지스터의 형성이 완료된다.Referring to FIG. 1C, junction regions 112a and 112b are formed on both sides of the stack gate 110 by ion implanting n-type impurities into the exposed semiconductor substrate 102. The first junction region 112a is a source junction region of the high voltage transistor including the stack gate 110, and the second junction region 112b is a drain of the high voltage transistor formed including the stack gate 110. Junction area. Thus, the formation of the NMOS high voltage transistor is completed.

도 1d를 참조하면, 스택 게이트(110)를 포함하는 반도체 기판(102) 상에 스페이서(spacer)를 형성하기 위한 제1 절연층(114)을 형성한다. 제1 절연층(114)은 스택 게이트(110)의 형상을 유지할 수 있는 두께로 형성하며, 질화막으로 형성하는 것이 바람직하다.Referring to FIG. 1D, a first insulating layer 114 for forming a spacer is formed on the semiconductor substrate 102 including the stack gate 110. The first insulating layer 114 is formed to have a thickness capable of maintaining the shape of the stack gate 110 and is preferably formed of a nitride film.

도 1e를 참조하면, 제1 절연층(114)에 대해 이방성 식각 공정을 실시하여 스택 게이트(110)의 측벽에만 제1 절연층(114)이 잔류하도록 한다. 또한, 상부에 형성된 제1 절연층(114)이 제거되어 노출된 반도체 기판(102)도 식각된다. 이때, 반도체 기판(102)의 표면은 예를 들면 40∼80nm의 두께가 식각될 수 있다. 이로써, 스택 게이트(110)의 측벽에는 스페이서가 형성되며, 스택 게이트(102) 양측의 반도체 기판(102)은 표면이 일부 식각되어 소정의 단차를 가진다. 스페이서는 후속하는 콘택홀 식각 공정에서 미스 얼라인으로 인하여 스택 게이트(110)의 측벽이 손상되는 것을 방지한다. Referring to FIG. 1E, an anisotropic etching process is performed on the first insulating layer 114 so that the first insulating layer 114 remains only on the sidewall of the stack gate 110. In addition, the semiconductor substrate 102 exposed by removing the first insulating layer 114 formed thereon is also etched. At this time, the surface of the semiconductor substrate 102 may be etched, for example, a thickness of 40 ~ 80nm. As a result, spacers are formed on sidewalls of the stack gate 110, and the surface of the semiconductor substrate 102 on both sides of the stack gate 102 is partially etched to have a predetermined step. The spacer prevents damage to the sidewall of the stack gate 110 due to misalignment in a subsequent contact hole etching process.

이러한 식각 공정은 CF4가스와 CHF3가스를 1:1 내지 1:10 또는 1:1 내지 10:1의 혼합 비율로 혼합한 가스와, 플라즈마를 형성하기 위한 Ar 가스와 O2를 혼합하여 실시한다. 이때, CF4가스는 100∼1000sccm의 유량, CHF3가스는 100∼1000sccm의 유량, Ar가스는 1∼1000sccm, O2는 1∼1000의 유량으로 공급할 수 있다. 또한 이러한 식각 공정은 1∼100℃의 온도와 1∼500밀리토르(mTorr)의 압력에서 20∼100초 동안 실시할 수 있다.The etching process is performed by mixing CF 4 gas and CHF 3 gas in a mixing ratio of 1: 1 to 1:10 or 1: 1 to 10: 1, and mixing Ar gas and O 2 to form a plasma. do. At this time, the CF 4 gas may be supplied at a flow rate of 100 to 1000 sccm, the CHF 3 gas may be supplied at a flow rate of 100 to 1000 sccm, the Ar gas may be 1 to 1000 sccm, and the O 2 may be supplied at a flow rate of 1 to 1000. In addition, the etching process may be performed for 20 to 100 seconds at a temperature of 1 to 100 ℃ and a pressure of 1 to 500 millitorr (mTorr).

도 1f를 참조하면, 스택 게이트(110)를 포함하는 반도체 기판(102) 상에 제2 절연층(116)을 형성한다. 제2 절연층(116)은 스택 게이트(110)를 완전히 덮을 수 있는 두께로 형성할 수 있다. 그리고, 반도체 기판(102)에 형성된 제1 접합 영역(112a)과 제2 접합 영역(112b)이 노출되도록 제2 절연층(116)을 식각하여 콘택홀(A)을 형성한다.Referring to FIG. 1F, a second insulating layer 116 is formed on the semiconductor substrate 102 including the stack gate 110. The second insulating layer 116 may be formed to a thickness that completely covers the stack gate 110. In addition, the second insulating layer 116 is etched to expose the first junction region 112a and the second junction region 112b formed in the semiconductor substrate 102 to form a contact hole A. FIG.

도 1g를 참조하면, 콘택홀(A)을 도전 물질로 채워서 콘택 플러그들(118a, 118b)을 형성한다. 콘택 플러그들(118a, 118b)은 반도체 기판(102)에 형성된 접합 영역들(112a)과 제2 절연층(116) 상에 형성되는 금속 배선(도시하지 않음)을 전기적으로 연결한다. 이 중에, 고전압 트랜지스터의 소스 접합 영역인 제1 접합 영역(112a)과 연결되는 콘택 플러그는 소스 콘택 플러그(118a)라 하고, 고전압 트랜지스터의 드레인 접합 영역인 제2 접합 영역(112b)과 연결되는 콘택 플러그는 드레인 콘택 플러그(118b)라 한다.Referring to FIG. 1G, the contact holes A may be filled with a conductive material to form contact plugs 118a and 118b. The contact plugs 118a and 118b electrically connect the junction regions 112a formed in the semiconductor substrate 102 and metal wires (not shown) formed on the second insulating layer 116. Among them, a contact plug connected to the first junction region 112a which is a source junction region of the high voltage transistor is called a source contact plug 118a and a contact connected to the second junction region 112b which is a drain junction region of the high voltage transistor. The plug is referred to as the drain contact plug 118b.

본 발명에서는 스택 게이트(110) 양측의 반도체 기판(102)에 단차를 형성한 뒤 콘택 플러그들(118a, 118b)을 형성한다. 따라서, 스택 게이트(110)와 콘택 플러 그(112a)와의 거리(l2=a+b+c)는 단차를 형성하지 않았을 경우의 스택 게이트(110)와 콘택 플러그(112a)와의 거리(l1=a+c)보다 증가한다. 즉, 반도체 기판(102)에 형성된 단차를 통해 스택 게이트(110)와 콘택 플러그(112a)는 수직한 방향으로도 거리가 증가할 수 있다. 따라서, 고전압 트랜지스터의 항복 전압 특성을 향상시킬 수 있다. 또한, 스택 게이트(110)와 콘택 플러그(112a)와의 수평 방향의 거리는 줄어들 수 있기 때문에, 보다 소형화되고 집적된 반도체 소자의 제조가 가능하다. 그리고, 본 발명은 스페이서 식각 공정을 실시할 때 반도체 기판(102)에 단차를 동시에 형성함으로써 별도의 공정을 추가할 필요가 없어 공정 시간이 늘어나거나 공정 단계가 어려워지는 문제점이 없다.In the present invention, contact plugs 118a and 118b are formed after a step is formed in the semiconductor substrate 102 on both sides of the stack gate 110. Therefore, the distance between the stack gate 110 and the contact plug 112a (l 2 = a + b + c) is the distance between the stack gate 110 and the contact plug 112a when no step is formed (l 1). = a + c). That is, the distance between the stack gate 110 and the contact plug 112a may increase in a vertical direction through a step formed in the semiconductor substrate 102. Therefore, the breakdown voltage characteristic of the high voltage transistor can be improved. In addition, since the horizontal distance between the stack gate 110 and the contact plug 112a can be reduced, more compact and integrated semiconductor devices can be manufactured. In addition, the present invention does not need to add a separate process by simultaneously forming a step on the semiconductor substrate 102 when the spacer etching process is performed, and thus there is no problem in that the process time increases or the process step becomes difficult.

본 발명은 고전압 트랜지스터의 양측에 반도체 기판의 단차를 형성하고 콘택 플러그를 형성함으로써, 고전압 트랜지스터의 스택 게이트와 콘택 플러그 사이의 거리는 수직한 방향으로도 거리가 증가할 수 있다. 따라서, 고전압 트랜지스터의 항복 전압 특성을 향상시킬 수 있다. 또한, 스택 게이트와 콘택 플러그와의 수평 방향의 거리는 줄어들 수 있기 때문에, 보다 소형화되고 집적된 반도체 소자의 제조가 가능하다. 그리고, 스페이서 식각 공정을 실시할 때 반도체 기판에 단차를 동시에 형성함으로써 별도의 공정을 추가할 필요가 없어 공정 시간이 늘어나거나 공정 단계가 어려워지는 문제점이 없다.According to the present invention, the distance between the stack gate and the contact plug of the high voltage transistor can be increased even in the vertical direction by forming the step of the semiconductor substrate on both sides of the high voltage transistor and forming the contact plug. Therefore, the breakdown voltage characteristic of the high voltage transistor can be improved. In addition, since the horizontal distance between the stack gate and the contact plug can be reduced, it is possible to manufacture a more compact and integrated semiconductor device. In addition, when the spacer etching process is performed, there is no need to add a separate process by simultaneously forming a step on the semiconductor substrate, thereby increasing the process time or making the process step difficult.

Claims (9)

반도체 기판의 액티브 영역 상에 게이트를 형성하는 단계;Forming a gate on an active region of the semiconductor substrate; 상기 게이트 양측의 상기 반도체 기판에 접합 영역들을 형성하는 단계;Forming junction regions in the semiconductor substrate on both sides of the gate; 상기 게이트 측벽에 제1 절연막으로 스페이서를 형성하는 단계;Forming a spacer with a first insulating film on the gate sidewall; 상기 제1 절연막 스페이서를 마스크로 상기 반도체 기판을 식각하는 단계;Etching the semiconductor substrate using the first insulating film spacer as a mask; 상기 게이트를 포함하는 상기 반도체 기판상에 제2 절연층을 형성하는 단계; 및Forming a second insulating layer on the semiconductor substrate including the gate; And 상기 접합 영역들과 전기적으로 연결되는 콘택 플러그들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming contact plugs electrically connected to the junction regions. 제1항에 있어서,The method of claim 1, 상기 반도체 기판의 표면은 40∼80nm의 두께가 식각되는 반도체 소자의 제조 방법.The surface of the semiconductor substrate is a method of manufacturing a semiconductor device is etched a thickness of 40 ~ 80nm. 제1항에 있어서,The method of claim 1, 상기 식각 공정은 CF4가스, CHF3가스, Ar 가스 및 O2를 혼합하여 실시하는 반 도체 소자의 제조 방법.The etching process is a semiconductor device manufacturing method performed by mixing CF 4 gas, CHF 3 gas, Ar gas and O 2 . 제3항에 있어서,The method of claim 3, 상기 식각 공정은 CF4가스와 CHF3가스를 1:1 내지 1:10 또는 1:1 내지 10:1의 혼합 비율로 혼합하여 실시하는 반도체 소자의 제조 방법.The etching process is performed by mixing the CF 4 gas and CHF 3 gas in a mixing ratio of 1: 1 to 1:10 or 1: 1 to 10: 1. 제4항에 있어서,The method of claim 4, wherein 상기 식각 공정은 상기 CF4가스를 100∼1000sccm의 유량으로 공급하며 CHF3가스를 100∼1000sccm의 유량으로 공급하여 실시하는 반도체 소자의 제조 방법.The etching process is performed by supplying the CF 4 gas at a flow rate of 100 to 1000 sccm and the CHF 3 gas at a flow rate of 100 to 1000 sccm. 제3항에 있어서,The method of claim 3, 상기 식각 공정은 상기 Ar가스를 1∼1000sccm의 유량으로 공급하고, O2를 1∼1000의 유량으로 공급하여 실시하는 반도체 소자의 제조 방법.The etching process is performed by supplying the Ar gas at a flow rate of 1 to 1000 sccm, and by supplying O 2 at a flow rate of 1 to 1000. 제1항에 있어서,The method of claim 1, 상기 식각 공정은 1∼100℃의 온도와 1∼500밀리토르의 압력에서 20∼100초 동안 실시하는 반도체 소자의 제조 방법.The etching process is performed for 20 to 100 seconds at a temperature of 1 to 100 ℃ and a pressure of 1 to 500 millitorr. 표면이 일부 식각되어 단차가 형성된 반도체 기판;A semiconductor substrate on which a surface is partially etched to form a step; 상기 단차 사이의 반도체 기판상에 형성된 적층 게이트;A stacked gate formed on the semiconductor substrate between the steps; 상기 적층 게이트 양측의 상기 반도체 기판에 형성된 접합 영역들;Junction regions formed in the semiconductor substrate at both sides of the stacked gate; 상기 적층 게이트의 측벽에 형성된 스페이서; 및Spacers formed on sidewalls of the stacked gates; And 상기 접합 영역들의 상부에 형성된 콘택 플러그들을 포함하는 반도체 소자.And contact plugs formed on the junction regions. 제8항에 있어서,The method of claim 8, 상기 단차는 40∼80nm의 두께로 상기 반도체 기판에 형성되는 반도체 소자.And said step is formed in said semiconductor substrate with a thickness of 40 to 80 nm.
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