KR20060135221A - Method for manufacturing a cell of flash memory device - Google Patents

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KR20060135221A
KR20060135221A KR1020050054980A KR20050054980A KR20060135221A KR 20060135221 A KR20060135221 A KR 20060135221A KR 1020050054980 A KR1020050054980 A KR 1020050054980A KR 20050054980 A KR20050054980 A KR 20050054980A KR 20060135221 A KR20060135221 A KR 20060135221A
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양기홍
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

A method for fabricating a cell of a flash memory device is provided to avoid generation of micro bridges caused by a moat generated at the upper corner of an isolation layer in a process for recessing the isolation layer by recessing the isolation layer after a floating gate is formed by an SAFG(self-aligned floating gate) process so that EFH(Effective Fox Height) of the isolation layer is minimized and by forming spacers on both sidewalls of an exposed floating gate while using a silicon oxide layer-based material. A substrate(200) is prepared in which a floating gate(218) is isolated between protruding isolation layers(212). The isolation layer is recessed to expose both sidewalls of the floating gate. Spacers(222) are formed on both sidewalls of the exposed floating gate. A dielectric layer is formed along a step on the resultant structure. A control gate is formed on the dielectric layer. The spacer is made of a silicon oxide layer, having a thickness of 10~500 angstroms.

Description

플래시 메모리 소자의 셀 제조방법{METHOD FOR MANUFACTURING A CELL OF FLASH MEMORY DEVICE}Cell manufacturing method of flash memory device {METHOD FOR MANUFACTURING A CELL OF FLASH MEMORY DEVICE}

도 1은 종래기술에 따른 플래시 메모리 소자의 셀 제조방법을 설명하기 위하여 도시한 평면도.1 is a plan view illustrating a cell manufacturing method of a flash memory device according to the prior art.

도 2a 내지 2f는 도 1에 도시된 I-I' 절취선을 따라 도시한 공정 단면도.2A-2F are cross-sectional views taken along the line II ′ of FIG. 1;

도 3a 내지 도 3i는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 셀 제조방법을 도시한 공정 단면도.3A to 3I are cross-sectional views illustrating a method of manufacturing a cell of a flash memory device according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 기판 202 : 패드 산화막200 substrate 202 pad oxide film

204 : 패드 질화막 206 : 트렌치204: pad nitride film 206: trench

208 : 월 산화막 210 : 라이너 산화막208: month oxide film 210: liner oxide film

212 : 소자 분리막 216 : 터널 산화막212 element isolation film 216 tunnel oxide film

218 : 플로팅 게이트 222 : 스페이서218: floating gate 222: spacer

224 : 유전체막 226 : 컨트롤 게이트224 dielectric film 226 control gate

228 : 실리사이드층228 silicide layer

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 비휘발성 메모리 소자(nonvolatile memory device)인 플래시 메모리 소자의 셀 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a cell manufacturing method of a flash memory device which is a nonvolatile memory device.

최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다. Recently, the demand for flash memory devices that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals is increasing. In order to develop a large-capacity memory device capable of storing a large amount of data, researches on a high integration technology of the memory device have been actively conducted. Here, the program refers to an operation of writing data to a memory cell, and the erasing refers to an operation of removing data written to the memory cell.

플래시 메모리 소자의 제조함에 있어서, 일반적으로 소자 분리 공정으로 얕은 트렌치 소자 분리(Shallow Trench Isolation, 이하, STI라 함) 공정을 이용하여 플래시 메모리 셀을 구현하고 있는데, 플로팅 게이트의 격리를 위한 마스크 패터닝이 고집적화되는 설계 특성상 0.15㎛ 이하의 작은 스페이스(space) 구현시에 마스크 작업 등의 문제가 더욱 어려워지고 있다. 이에 따라, 균일한 플로팅 게이트 구현이 중요한 요소로 작용하는 플래시 메모리 소자의 제조 공정의 난이도가 한층 높아지고 있다. In manufacturing a flash memory device, a flash memory cell is generally implemented using a shallow trench isolation (STI) process as a device isolation process, and mask patterning for isolation of a floating gate is performed. Due to the highly integrated design characteristic, a problem such as masking becomes more difficult when implementing a small space of 0.15 μm or less. Accordingly, the difficulty of fabricating a flash memory device in which uniform floating gate implementation is an important factor is increasing.

최근에는 플래시 메모리 소자의 디자인 룰(design rule)의 감소에 따른 소자의 신뢰성 확보가 중요한 문제로 대두되고 있다. 이에 따라, 0.07㎛ 이하급 소자에서는 자기정렬방식으로 플로팅 게이트를 형성하는 SAFG(Self Aligned Floating Gate) 공정을 도입하였다. Recently, securing the reliability of the device according to the reduction of the design rule of the flash memory device has emerged as an important problem. As a result, the SAFG (Self Aligned Floating Gate) process of forming a floating gate in a self-aligned method has been introduced in an element of 0.07 μm or less.

이하, SAFG 공정을 이용한 종래기술에 따른 플래시 메모리 셀 제조방법을 설명하기로 한다. Hereinafter, a flash memory cell manufacturing method according to the prior art using the SAFG process will be described.

도 1은 종래기술에 따른 플래시 메모리 소자의 셀 제조방법을 설명하기 위하여 도시한 평면도이고, 도 2a 내지 도 2a 내지 도 2f는 도 1에 도시된 I-I' 절취선을 따라 도시한 공정 단면도이다. 여기서, 동일한 참조번호는 동일한 기능을 수행하는 동일요소이다. FIG. 1 is a plan view illustrating a cell manufacturing method of a flash memory device according to the prior art, and FIGS. 2A to 2A to 2F are cross-sectional views illustrating a cutting line taken along the line II ′ of FIG. 1. Here, the same reference numerals are the same elements performing the same function.

먼저, 도 1 및 도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 패드 산화막(102)과 패드 질화막(104)을 증착한 후 STI 공정을 실시하여 트렌치(106)를 형성한다. First, as shown in FIGS. 1 and 2A, the pad oxide layer 102 and the pad nitride layer 104 are deposited on the semiconductor substrate 100, and then the trench 106 is formed by performing an STI process.

이어서, 도 1 및 도 2b에 도시된 바와 같이, 트렌치(106) 내부면에 산화공정을 실시하여 월 산화막(wall oxide, 108)을 형성한다. 그런 다음, 트렌치(106)에 의해 형성된 단차를 따라 월 산화막(108) 상부에 라이너 산화막(liner oxide, 110)을 형성한다. Subsequently, as illustrated in FIGS. 1 and 2B, an oxidation process is performed on the inner surface of the trench 106 to form a wall oxide layer 108. Next, a liner oxide 110 is formed on the wall oxide layer 108 along the step formed by the trench 106.

이어서, 도 1 및 도 2c에 도시된 바와 같이, 트렌치(106)가 매립되도록 HDP(High Density Plasma) 산화막(112)을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치(106) 내부에 고립되는 소자 분리막(112)을 형 성한다. Subsequently, as shown in FIGS. 1 and 2C, after the HDP (High Density Plasma) oxide film 112 is deposited to fill the trench 106, a CMP (Chemical Mechanical Polishing) process is performed to the inside of the trench 106. An isolation device 112 is formed to be isolated.

이어서, 도 1 및 도 2d에 도시된 바와 같이, 인산(H3PO4)을 이용한 식각공정을 실시하여 패드 질화막(104, 도2c참조)을 제거한다. 그런 다음, 세정공정을 실시하여 패드 산화막(102, 도2c참조)을 제거한다. 이 과정에서 소자 분리막(112)의 일부가 식각되어 동도면에 도시된 프로파일(profile)을 갖는 소자 분리막(112)이 형성된다. Subsequently, as illustrated in FIGS. 1 and 2D, an etching process using phosphoric acid (H 3 PO 4 ) is performed to remove the pad nitride film 104 (see FIG. 2C). Thereafter, a cleaning process is performed to remove the pad oxide film 102 (see FIG. 2C). In this process, a portion of the device isolation layer 112 is etched to form a device isolation layer 112 having a profile shown in the same drawing.

이어서, 도 1 및 도 2e에 도시된 바와 같이, 도 2d에서 패드 산화막(102)이 제거되어 노출된 기판(100) 상부면에 터널 산화막(114)을 형성한다. 그런 다음, 그 상부에 SAFG 방식으로 소자 분리막(112)을 통해 고립된 플로팅 게이트(116)를 형성한다. 1 and 2E, the pad oxide layer 102 is removed in FIG. 2D to form the tunnel oxide layer 114 on the exposed upper surface of the substrate 100. Then, the floating gate 116 isolated through the device isolation layer 112 in the SAFG method is formed thereon.

이어서, 도 1 및 도 2f에 도시된 바와 같이, 플로팅 게이트(116) 사이로 노출된 소자 분리막(112)을 일정 깊이로 리세스(recess)시킨다. 이로써, 후속 공정을 통해 증착되는 유전체막(118)과의 접촉면적이 증대되어 커플링 비(coupling ratio)가 개선된다. 그런 다음, 소자 분리막(112)이 리세스되어 형성된 단차를 따라 유전체막(118)을 형성한다. 이때, 유전체막(118)은 산화막-질화막-산화막(Oxide-Nitride-Oxide)으로 형성한다. 그런 다음, 소자 분리막(112)이 리세스되어 형성된 홈이 매립되도록 컨트롤 게이트(120)를 형성한 후 그 상부에 순차적으로 실리사이드층(122)을 형성하여 게이트 전극을 형성한다. 그런 다음, 게이트 전극의 양측벽에 스페이서(spacer)를 형성한 후 기판(100) 내에 소스/드레인 영역(미도시)을 형 성한다.Subsequently, as shown in FIGS. 1 and 2F, the device isolation layer 112 exposed between the floating gates 116 is recessed to a predetermined depth. As a result, the contact area with the dielectric film 118 deposited through the subsequent process is increased to improve the coupling ratio. Then, the dielectric film 118 is formed along the step formed by recessing the device isolation film 112. At this time, the dielectric film 118 is formed of an oxide film, a nitride film, or an oxide film. After that, the control gate 120 is formed to fill the groove formed by recessing the device isolation layer 112, and then the silicide layer 122 is sequentially formed on the gate electrode. Then, spacers are formed on both sidewalls of the gate electrode, and then source / drain regions (not shown) are formed in the substrate 100.

상기에서 설명한 바와 같이, 종래기술에 따른 플래시 메모리 셀 제조방법에서는 유전체막(118)의 접촉면적을 증대시켜 커플링 비를 개선시키기 위해 세정공정(도2f참조)을 실시하여 소자 분리막(112)을 일정 깊이로 리세스시킨다. 이로써 소자 분리막(112)의 EFH(Effective Fox Height)를 제어한다. 이때, 커플링 비를 높이기 위해서는 소자 분리막(112)을 깊이 리세스시켜 EFH를 낮게 가져가야 한다. 그러나, EFH를 낮게 가져 가는 경우 소자 분리막(112)의 상부 모서리(edge) 부위에 모트(moat)가 유발되고, 이러한 모트 부위에서 인접한 컨트롤 게이트 간에 브릿지(bridge)가 유발되어 누설전류가 발생하기 때문에 EFH를 낮게 가져가는데 한계가 있다. As described above, in the flash memory cell manufacturing method according to the related art, the device isolation film 112 is subjected to a cleaning process (see FIG. 2F) to increase the contact area of the dielectric film 118 to improve the coupling ratio. Recess to a certain depth. As a result, the effective fox height (EFH) of the device isolation layer 112 is controlled. At this time, in order to increase the coupling ratio, the device isolation layer 112 must be deeply recessed to bring the EFH low. However, when the EFH is lowered, a moat is induced in the upper edge portion of the device isolation layer 112, and a bridge is generated between adjacent control gates in the mote region, thereby causing leakage current. There is a limit to taking EFH low.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, EFH를 최대한 낮게 가져가 커플링 비를 최대로 증대시키면서 모트 발생에 의한 누설전류의 발생을 억제시킬 수 있는 플래시 메모리 소자의 셀 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, and has a flash memory device capable of suppressing the generation of leakage current due to the generation of mort while keeping the EFH as low as possible to increase the coupling ratio to the maximum. Its purpose is to provide a cell manufacturing method.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 돌출된 소자 분리막 사이에 플로팅 게이트가 고립되도록 형성된 기판을 제공하는 단계와, 상기 소자 분 리막을 리세스시켜 상기 플로팅 게이트의 양측벽을 노출시키는 단계와, 노출된 상기 플로팅 게이트 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계와, 상기 유전체막 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 셀 제조방법을 제공한다. According to an aspect of the present invention, there is provided a substrate in which a floating gate is isolated between protruding device isolation layers, and recessed the device isolation layer to expose both sidewalls of the floating gate. Forming a spacer on the exposed sidewalls of the floating gate; forming a dielectric film along a step of an upper portion of the entire structure including the spacer; and forming a control gate on the dielectric film. It provides a cell manufacturing method of a flash memory device comprising.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.

실시예Example

도 3a 내지 도 3i는 본 발명의 바람직한 실시예에 따른 SAFG 방식을 이용한 플래시 메모리 소자의 셀 제조방법을 설명하기 위하여 도시한 공정 단면도들로서, 설명과 이해의 편의를 위해 도 1에 도시된 I-I' 절취선을 따라 도시한 단면도들이다. 3A to 3I are cross-sectional views illustrating a method of fabricating a cell of a flash memory device using a SAFG method according to a preferred embodiment of the present invention, and a line II ′ shown in FIG. 1 for convenience of explanation and understanding. Cross-sectional views are shown along the way.

먼저, 도 3a에 도시된 바와 같이, 반도체 기판(200) 상부에 기판(200)의 결정 결함 억제 또는 표면 처리를 위하여 패드 산화막(202)을 형성한다. 이때, 패드 산화막(202)은 건식 또는 습식산화공정으로 형성하며, 750~900℃의 온도범위 내에서 70~100Å의 두께로 형성한다. First, as shown in FIG. 3A, a pad oxide film 202 is formed on the semiconductor substrate 200 to suppress or defect-treat crystal defects of the substrate 200. At this time, the pad oxide film 202 is formed by a dry or wet oxidation process, it is formed to a thickness of 70 ~ 100Å within the temperature range of 750 ~ 900 ℃.

이어서, 패드 산화막(202) 상부에 패드 질화막(204)을 증착한다. 이때, 패드 질화막(204)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착하며, 후속 공정을 통해 형성되는 소자 분리막(212, 도3c참조)의 두께를 충분히 확보하기 위하여 최대한 두껍게 증착하되, 800~2000Å, 바람직하게는 1600Å의 두께로 증착한다.Next, a pad nitride film 204 is deposited over the pad oxide film 202. In this case, the pad nitride film 204 is deposited by a low pressure chemical vapor deposition (LPCVD) method, and is deposited as thick as possible to sufficiently secure the thickness of the device isolation film 212 (see FIG. 3C) formed through a subsequent process. It is deposited at a thickness of 2000 kPa, preferably 1600 kPa.

이어서, STI 식각공정을 실시하여 기판(200) 내부에 트렌치(206)를 형성한다. 이때, 트렌치(206)는 소정 각도 범위의 기울기(slope, θ)를 갖도록 형성하되, 바람직하게는 75~85°범위의 각도로 경사지게 형성한다. 한편, STI 식각공정은 마스크 공정과 식각공정으로 이루어지며, 패드 질화막(204) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성한 후 이 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 기판(200)을 식각하는 과정으로 이루어진다.Next, an STI etching process is performed to form trenches 206 in the substrate 200. At this time, the trench 206 is formed to have a slope (θ) of a predetermined angle range, preferably formed to be inclined at an angle in the range of 75 ~ 85 °. Meanwhile, the STI etching process includes a mask process and an etching process. After the photoresist film is applied on the pad nitride film 204, an exposure and development process using a photo mask is performed to form a photoresist pattern, and then the photoresist pattern is etched. The substrate 200 is etched by performing an etching process.

이어서, 도 3b에 도시된 바와 같이, STI 식각공정시 트렌치(206) 내측벽 및 저부면의 손상을 보상하고, 상부 모서리 부위를 라운딩처리하며, 액티브 영역의 임계치수(Critical Dimension)을 감소시키기 위하여 월 산화공정을 실시하여 월 산화막(208)을 형성한다. 이때, 월 산화막(208)은 800~1150℃ 정도, 바람직하게는 850 ℃의 온도범위 내에서 10~300Å, 바람직하게는 30Å의 두께로 형성한다. Next, as shown in FIG. 3B, in order to compensate for damage to the inner wall and the bottom surface of the trench 206 during the STI etching process, to round the upper edge portion, and to reduce the critical dimension of the active region. A monthly oxidation process is performed to form a monthly oxide film 208. At this time, the wall oxide film 208 is formed to a thickness of 10 ~ 300 Pa, preferably 30 Pa within the temperature range of about 800 ~ 1150 ℃, preferably 850 ℃.

이어서, 트렌치(206)에 의해 형성된 단차를 따라 월 산화막(208) 상부에 라이너 산화막(210)을 형성한다. 여기서, 라이너 산화막(210)은 후속 공정을 통해 형성되는 소자 분리막(212)과의 접착력 강화하고, 후속 세정공정시 소자 분리막(212)의 상부 모서리 부위가 움푹 들어가는 모트 또는 덴트(dent) 현상을 방지하는 역할을 한다. 이러한 라이너 산화막(210)은 고온 산화막(High Temperature Oxide; HTO)으로 형성하는 것이 바람직하다. 예컨대, SiH2Cl2(dichlorosilane; DCS)와 산소를 반응시켜 고온, 예컨대 1000~1100℃ 정도의 온도에서 40~150Å의 두께로 증착한다.Next, a liner oxide film 210 is formed on the wall oxide film 208 along the step formed by the trench 206. Here, the liner oxide layer 210 may enhance adhesion to the device isolation layer 212 formed through a subsequent process, and prevent a mort or dent phenomenon in which the upper edge portion of the device isolation layer 212 is recessed during the subsequent cleaning process. It plays a role. The liner oxide layer 210 may be formed of a high temperature oxide (HTO). For example, SiH 2 Cl 2 (dichlorosilane; DCS) is reacted with oxygen and deposited at a high temperature, such as 1000 to 1100 ° C., at a thickness of 40 to 150 kPa.

이어서, 도 3c에 도시된 바와 같이, 트렌치(206)가 매립되도록 소자 분리막용 절연막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막(212)을 형성한다. 이때, 소자 분리막(212)은 트렌치(206) 내부에서 공극(void)가 발생되지 않도록 매립 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다. Subsequently, as shown in FIG. 3C, an insulating film for a device isolation film is deposited to fill the trench 206, and then a chemical mechanical polishing (CMP) process is performed to form the device isolation film 212. In this case, the device isolation layer 212 may be formed of an HDP (High Density Plasma) oxide film having excellent embedding characteristics such that voids do not occur in the trench 206.

이어서, 도 3d에 도시된 바와 같이, 패드 질화막(204, 도3c참조)을 제거한다. 이때, 패드 질화막(204) 제거공정은 인산(H3PO4)을 이용하여 제거한다. Subsequently, as shown in FIG. 3D, the pad nitride film 204 (see FIG. 3C) is removed. At this time, the step of removing the pad nitride film 204 is removed using phosphoric acid (H 3 PO 4 ).

이어서, 웰 정션(well junction) 형성과 문턱전압 조절을 위한 이온주입공정(214)을 실시한다. 월 정션 형성을 위한 이온주입공정은 p형 또는 n형 불순물 도펀트(dopant)를 이용하여 고에너지로 실시하고, 문턱전압 조절을 위한 이온주입공정은 월 정션 형성을 위한 이온주입공정보다 낮은 이온주입에너지를 이용하여 실시한 다. Subsequently, an ion implantation process 214 is performed to form a well junction and adjust a threshold voltage. The ion implantation process for the formation of the wall junction is performed at high energy using p-type or n-type impurity dopant, and the ion implantation process for the threshold voltage adjustment is lower than the ion implantation process for the formation of the wall junction. Use to perform.

한편, 월 정션 형성과 문턱전압 조절을 위한 이온주입공정은 트렌치(206) 형성공정 전에 실시할 수도 있다. Meanwhile, the ion implantation process for forming the wall junction and adjusting the threshold voltage may be performed before the trench 206 formation process.

이어서, 도 3e에 도시된 바와 같이, 패드 산화막(202)을 제거한다. 이때, 패드 산화막(202) 제거공정은 DHF 용액(Diluted HF, 예컨대 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE 용액(Buffered Oxide Etchant, 예컨대 HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)을 이용하여 실시한다. 이 과정에서 소자 분리막(212)과 라이너 산화막(210)의 일부가 식각되어 동도면에서와 같이 니플(nipple) 형태의 프로파일을 얻을 수 있다. 이때, 소자 분리막(212) 상부에 형성되는 니플은 수직(vertical) 또는 하부로 갈수록 두꺼운 포지티브(positive) 형태로 형성하는 것이 바람직하다. 이는 후속 플로팅 게이트용 폴리 실리콘막 증착공정시 내부에 심(seam)이 형성되는 것을 방지하기 위함이다. 예컨대, 니플이 아래방향으로 갈수록 두께가 얇은 경우 폴리 실리콘막 증착공정시 피복성이 저하되어 내부에 심이 발생될 수도 있다. Subsequently, as shown in FIG. 3E, the pad oxide film 202 is removed. In this case, the pad oxide layer 202 may be removed by using a DHF solution (Diluted HF, such as HF solution diluted with H 2 0 at a ratio of 50: 1) or a BOE solution (Buffered Oxide Etchant, such as HF and NH4F, in which 100: 1 or 300 is used. (1: mixed solution). In this process, a portion of the device isolation layer 212 and the liner oxide layer 210 may be etched to obtain a nipple profile as in FIG. In this case, the nipple formed on the device isolation layer 212 may be formed in a positive positive shape toward the vertical or lower portion thereof. This is to prevent a seam from being formed in the polysilicon film deposition process for the subsequent floating gate. For example, when the nipple becomes thinner in the downward direction, the coating property may be degraded during the polysilicon film deposition process, and a seam may be generated therein.

이어서, 도 3f에 도시된 바와 같이, 패드 산화막(202)이 제거되어 노출된 기판(200) 상에 터널 산화막(216)을 형성한다. 이때, 터널 산화막(216)은 습식산화공정으로 형성하며, 예컨대 750~800℃ 정도의 온도에서 습식산화를 진행하고, 900~910℃ 정도의 온도에서 질소(N2) 분위기에서 20~30분 동안 어닐링을 진행하여 형성한다. Subsequently, as shown in FIG. 3F, the pad oxide film 202 is removed to form the tunnel oxide film 216 on the exposed substrate 200. In this case, the tunnel oxide film 216 is formed by a wet oxidation process, for example, wet oxidation at a temperature of about 750 to 800 ° C., and for about 20 to 30 minutes in a nitrogen (N 2 ) atmosphere at a temperature of about 900 to 910 ° C. Annealing is carried out to form.

이어서, 터널 산화막(216) 상부에 플로팅 게이트로 사용될 폴리 실리콘막을 증착한다. 폴리 실리콘막은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD 방식으로 형성한다. 이때, 폴리 실리콘막의 그레인 사이즈(grain size)가 최소화되도록 증착하는 것이 바람직하다. 예컨대 580~620℃의 온도범위 내에서 0.1~3Torr 정도의 낮은 압력으로 형성한다. Subsequently, a polysilicon film to be used as a floating gate is deposited on the tunnel oxide film 216. The polysilicon film is formed by LPCVD using SiH 4 or Si 2 H 6 and PH 3 gas. At this time, it is preferable to deposit so that the grain size of the polysilicon film is minimized. For example, it is formed at a low pressure of about 0.1 to 3 Torr within the temperature range of 580 ~ 620 ℃.

이어서, 소자 분리막(212)의 상부가 노출되도록 폴리 실리콘막을 평탄화하여 소자 분리막(212)을 경계로 분리된 플로팅 게이트(218)를 형성한다. 이때, 평탄화는 CMP 공정으로 실시한다. Subsequently, the polysilicon film is planarized to expose the upper portion of the device isolation film 212 to form a floating gate 218 separated from the device isolation film 212. At this time, planarization is performed by a CMP process.

이어서, 도 3g에 도시된 바와 같이, 식각공정(220)을 실시하여 플로팅 게이트(218) 사이로 노출된 소자 분리막(212)을 일정 깊이로 리세스시킨다. 이때, 소자 분리막(212)의 EFH는 최소가 되도록 식각공정(220)을 실시하여 플로팅 게이트(218)의 측벽이 노출되는 면적을 최대화한다. 이로써, 커플링 비를 최대로 증대시킬 수 있다. Subsequently, as illustrated in FIG. 3G, an etching process 220 is performed to recess the device isolation layer 212 exposed between the floating gates 218 to a predetermined depth. In this case, the etching process 220 is performed to minimize the EFH of the device isolation layer 212, thereby maximizing the area where the sidewall of the floating gate 218 is exposed. As a result, the coupling ratio can be increased to the maximum.

이어서, 도 3h에 도시된 바와 같이, 식각공정(220, 도3g참조)을 통해 노출된 플로팅 게이트(218)의 양측벽에 스페이서(spacer, 222)를 형성한다. 스페이서(222)는 식각공정(220)시 소자 분리막(212)의 상부 모서리 부위의 과도식각에 의해 발생될 수 있는 모트에 의한 마이크로 브릿지(micro bridge)의 생성을 방지하기 위하여 10~500Å의 두께로 증착하는 것이 바람직하다. 또한, 스페이서(222)는 실리콘 산화막(SiO2) 계열의 비교적 얇은 막으로 형성하는 것이 바람직하다. 혹은 HTO막, USG(Un-doped Silicate Glass)막, HDP막, ALD(Atomic Layer Depostion)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boron Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PE-산화막 및 O3-TEOS(Tetra Ethyle Ortho Silicate) 계열의 일군의 막 중 선택된 막으로 형성한다. 혹은 스페이서(222)는 Si3H4 계열의 실란(silane) 계열의 가스를 이용하여 형성할 수도 있다. Subsequently, as shown in FIG. 3H, spacers 222 are formed on both sidewalls of the floating gate 218 exposed through the etching process 220 (see FIG. 3G). The spacer 222 may have a thickness of about 10 to 500 μs in order to prevent the generation of a micro bridge by mort, which may be generated by excessive etching of the upper edge portion of the device isolation layer 212 during the etching process 220. It is preferable to deposit. In addition, the spacer 222 may be formed of a relatively thin film of a silicon oxide film (SiO 2 ) series. Or HTO, USG (Un-doped Silicate Glass), HDP, ALD (Atomic Layer Depostion), PSG (Phosphorus Silicate Glass), BPSG (Boron Phosphorus Silicate Glass), PETEOS (Plasma Enhanced Tetra Ethyle Ortho Silicate) ) Film, PE-oxide film and O 3 -TEOS (Tetra Ethyle Ortho Silicate) is a film selected from a group of films selected from. Alternatively, the spacer 222 may be formed using a silane based gas of Si 3 H 4 series.

이어서, 도 3i에 도시된 바와 같이, 스페이서(222)를 포함하는 전체 구조 상부의 단차를 따라 유전체막(224)을 형성한다. 이때, 유전체막(224)은 산화막-질화막-산화막 또는 산화막-질화막-산화막-질화막 구조로 형성한다. 이때, 산화막은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 SiH2Cl2와 H2O 가스를 소스 가스로 이용하여 고온 산화막으로 형성한다. 질화막은 반응가스로서 NH3와 SiH2Cl2 가스를 이용하고, 0.1~3Torr 정도의 낮은 압력과 650~800℃의 온도범위 내에서 LPCVD 방식으로 증착한다. 또한, 산화막과 질화막은 라디컬(radical) 산화공정 또는 질화공정을 통해 동일 챔버를 이용하여 인-시튜(in-situ)로 형성할 수도 있다. Subsequently, as shown in FIG. 3I, the dielectric film 224 is formed along the stepped portion of the entire structure including the spacer 222. At this time, the dielectric film 224 is formed in an oxide film-nitride film-oxide film or an oxide film-nitride film-oxide film-nitride film structure. In this case, the oxide film is formed of a high temperature oxide film using SiH 2 Cl 2 and H 2 O gas having excellent breakdown voltage and excellent time dependent dielectric breakdown (TDDB) characteristics as a source gas. The nitride film uses NH 3 and SiH 2 Cl 2 gas as the reaction gas, and is deposited by LPCVD in a low pressure of about 0.1 to 3 Torr and a temperature range of 650 to 800 ° C. In addition, the oxide film and the nitride film may be formed in-situ using the same chamber through a radical oxidation process or a nitriding process.

이어서, 유전체막(224) 상부에 컨트롤 게이트용 폴리 실리콘막(226)과 실리사이드층(228)을 형성한다. 이때, 실리사이드층(228)은 텅스텐 실리사이드층으로 형성하며, 텅스텐 실리사이드층은 낮은 플루오린 함유와 어닐링 후의 낮은 스트레 스, 좋은 접착 강도를 갖는 SiH4(momosilane; MS) 또는 SiH2Cl2와 WF6의 반응을 이용하여 300~500℃의 온도범위 내에서 형성한다. Subsequently, a control gate polysilicon film 226 and a silicide layer 228 are formed on the dielectric film 224. At this time, the silicide layer 228 is formed of a tungsten silicide layer, and the tungsten silicide layer is SiH 4 (momosilane; MS) or SiH 2 Cl 2 and WF having low fluorine content and low stress after annealing, and good adhesive strength. Using a reaction of 6 to form within a temperature range of 300 ~ 500 ℃.

이어서, 플로팅 게이트(218), 유전체막(224), 컨트롤 게이트(226) 및 텅스텐 실리사이드층(228)을 포함하는 게이트 전극의 양측벽에 스페이서(미도시)를 형성한 후 게이트 전극의 양측으로 노출되는 기판(200)의 액티브 영역에 소스/드레인 영역을 형성한다. Subsequently, spacers (not shown) are formed on both sidewalls of the gate electrode including the floating gate 218, the dielectric film 224, the control gate 226, and the tungsten silicide layer 228, and then exposed to both sides of the gate electrode. Source / drain regions are formed in the active region of the substrate 200.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, SAFG 공정을 통해 플로팅 게이트를 형성한 후 소자 분리막의 EFH가 최소화되도록 소자 분리막을 리세스시킨 다음 노출되는 플로팅 게이트의 양측벽에 실리콘 산화막 계열의 물질을 이용하여 스페이서를 형성함으로써 소자 분리막 리세스 공정시 소자 분리막의 상부 모서리 부위에 발생되는 모트에 의한 마이크로 브릿지 생성을 방지하여 워드라인 간의 브릿지와 누설전류에 의한 소자의 특성 저하를 방지할 수 있다. 이를 통해 소자의 수율을 향상시킬 수 있다. As described above, according to the present invention, after forming the floating gate through the SAFG process, the device isolation layer is recessed to minimize the EFH of the device isolation layer, and then silicon oxide-based materials are used on both sidewalls of the floating gate that are exposed. By forming a spacer, it is possible to prevent the generation of micro bridges by the mott generated at the upper edge portion of the device isolation layer during the device isolation layer recess process, thereby preventing the deterioration of device characteristics due to the bridge between word lines and leakage current. This can improve the yield of the device.

Claims (5)

돌출된 소자 분리막 사이에 플로팅 게이트가 고립되도록 형성된 기판을 제공하는 단계;Providing a substrate in which the floating gate is isolated between the protruding device isolation layers; 상기 소자 분리막을 리세스시켜 상기 플로팅 게이트의 양측벽을 노출시키는 단계;Recessing the device isolation layer to expose both sidewalls of the floating gate; 노출된 상기 플로팅 게이트 양측벽에 스페이서를 형성하는 단계;Forming spacers on opposite sides of the floating gate; 상기 스페이서를 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계; 및Forming a dielectric film along a step of an upper portion of the entire structure including the spacer; And 상기 유전체막 상부에 컨트롤 게이트를 형성하는 단계Forming a control gate on the dielectric layer 를 포함하는 플래시 메모리 소자의 셀 제조방법.Cell manufacturing method of a flash memory device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 스페이서는 실리콘 산화막으로 형성하는 플래시 메모리 소자의 제조방법.And the spacer is formed of a silicon oxide film. 제 1 항에 있어서, The method of claim 1, 상기 스페이서는 HTO막, USG막, HDP막, ALD막, PSG막, BPSG막, PETEOS막, PE-산화막 및 O3-TEOS 계열의 일군의 막 중 선택된 막으로 형성하는 플래시 메모리 소자의 셀 제조방법.The spacer is a cell manufacturing method of a flash memory device formed of a film selected from the group of HTO film, USG film, HDP film, ALD film, PSG film, BPSG film, PETEOS film, PE-oxide film and O 3 -TEOS series of film . 제 1 항에 있어서, The method of claim 1, 상기 스페이서는 Si3H4 계열의 실란(silane) 계열의 가스를 이용하여 형성하는 플래시 메모리 소자의 셀 제조방법.The spacer is a cell manufacturing method of a flash memory device formed using a Si 3 H 4 series silane (silane) gas. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서, The method according to any one of claims 1 to 4, 상기 스페이서는 10~500Å의 두께로 증착하는 플래시 메모리 소자의 셀 제조방법.The spacer is a cell manufacturing method of a flash memory device to deposit a thickness of 10 ~ 500 ~.
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