KR100476704B1 - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 셀로우 트렌치 아이솔레이션 구조의 트렌치를 형성하고, 트렌치 내부를 스텝커버리지가 좋은 폴리 실리콘 막으로 일부 매립한 다음 산화 공정을 실시하여 트렌치 내부를 실리콘 산화막으로 매립함으로서, 높은 고단차를 갖는 트렌치 내부를 보이드 형성 없이 완전히 매립할 수 있고, 트렌치의 크기에 따라 폴리 실리콘막의 두께를 조절하거나 산화막 타겟을 조절하여 목표로 하는 만큼의 산화막을 형성할 수 있고, 이로 인해 다양한 형태의 트렌지가 공존하는 소자의 소자 분리막을 형성할 수 있는 반도체 소자의 제조 방법을 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating a semiconductor device, wherein trenches having a shallow trench isolation structure are formed, a portion of the trench is filled with a polysilicon film having good step coverage, and an oxidation process is performed to fill the trench with a silicon oxide film. By doing so, the inside of the trench having a high step height can be completely filled without void formation, and according to the size of the trench, the thickness of the polysilicon film can be adjusted or the oxide target can be adjusted to form the desired amount of oxide film. Provided is a method of manufacturing a semiconductor device capable of forming a device isolation film of a device in which various types of trenches coexist.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 0.1㎛ 이하의 디자인 룰을 갖는 자기 정렬 셀로우 트렌치 아이솔레이션 구조의 소자 분리막 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a device isolation film having a self-aligned narrow trench isolation structure having a design rule of 0.1 μm or less.
최근 디자인 룰(Design Rule)이 줄어들고 소자의 사이즈(Size)가 줄어들면서 플래시 메모리 셀에서 플로팅 게이트간의 간격 및 커플링에 가장 큰 영향을 미치는 필드 산화막(Field Oxide; FOX) 중첩(Overlap)의 조절에 어려움을 겪고 있다. 일반적으로 자기 정렬 셀로우 트렌치 아이솔레이션(Self Aligned Shallow Trench Isolation; SA-STI)공정을 적용하여 폭이 좁은 트렌치를 형성하게 된다. Recently, the design rule is reduced and the size of the device is reduced to control the field oxide (FOX) overlap, which has the greatest effect on the spacing and coupling between floating gates in flash memory cells. I'm having a hard time. Generally, a self-aligned shallow trench isolation (SA-STI) process is used to form a narrow trench.
SA-STI 공정을 통해 0.1㎛ 이하의 폭을 갖는 트렌치를 형성할 경우 높은 종횡비(Aspect Ratio)와 작은 폭으로 인해, 트렌치 내부를 매립하는데 있어서 많은 문제점이 발생한다. 즉, 종래의 트렌치를 매립하기 위해 사용했던 막들(HDP, SOG... 등)의 매립능력 부족으로 인해 보이드(Void)가 형성되는 문제점이 나타난다. When forming a trench having a width of 0.1 μm or less through the SA-STI process, many problems arise in filling the trench due to the high aspect ratio and the small width. That is, a problem arises in that voids are formed due to a lack of embedding capability of films (HDP, SOG, etc.) used to fill a conventional trench.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 폴리 실리콘막의 매립 특성을 이용하여 트렌치를 효과적으로 매립함으로서 STI 구조의 트렌치 내부에 보이드가 발생하지 않는 소자 분리막을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다. Accordingly, the present invention provides a method of manufacturing a semiconductor device capable of forming a device isolation film that does not generate voids in the trench of the STI structure by effectively filling the trench using the buried characteristics of the polysilicon film to solve the above problems. Its purpose is to.
본 발명에 따른 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계와, 패터닝 공정을 통해 상기 반도체 기판 내에 트렌치를 형성하는 단계와, 전체 구조상에 단차를 따라 버퍼 질화막을 형성하는 단계와, 전체 구조상에 제 2 폴리 실리콘막을 증착한 다음 상기 제 2 폴리 실리콘막을 산화시켜 제 1 실리콘 산화막을 형성하는 단계와, 상기 하드 마스크막을 정지층으로 하는 평탄화 공정을 실시하는 단계와, 상기 하드 마스크막을 식각하는 단계 및 전체 구조상에 제 3 폴리 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다. Sequentially forming a tunnel oxide film, a first polysilicon film and a hard mask film on the semiconductor substrate according to the present invention, forming a trench in the semiconductor substrate through a patterning process, and buffer nitride film along a step on the overall structure Forming a first silicon oxide film by depositing a second polysilicon film on the entire structure and then oxidizing the second polysilicon film, and performing a planarization process using the hard mask film as a stop layer; And etching the hard mask layer and forming a third polysilicon layer on the entire structure.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 하드 마스크막(16)을 형성한다. Referring to FIG. 1A, a tunnel oxide film 12, a first polysilicon film 14, and a hard mask film 16 are formed on a semiconductor substrate 10.
구체적으로, H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O 2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2 O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시한다. 세정 공정 후 터널 산화막(12)을 750 내지 800℃의 온도에서 습식 산화방식으로 50 내지 100Å의 두께로 형성하고, 터널 산화막(12) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(12)과 반도체 기판(10)간의 계면의 결함 밀도를 최소화한다.Specifically, SC-1 (Standard Cleaning-1) consisting of DHF (Dilute HF) and NH 4 OH, H 2 O 2 and H 2 O having a mixing ratio of H 2 O and HF of 50: 1 is used, or NH A pretreatment cleaning process is performed using SC-1 consisting of BOE (Buffered Oxide Etch) having a mixing ratio of 4 F and HF of 100: 1 to 300: 1 and NH 4 OH, H 2 O 2 and H 2 O. After the cleaning process, the tunnel oxide film 12 was formed to a thickness of 50 to 100 kPa by a wet oxidation method at a temperature of 750 to 800 ° C, and 20 to 20 using N 2 at a temperature of 900 to 910 ° C after deposition of the tunnel oxide film 12. By performing the heat treatment process for 30 minutes, the defect density at the interface between the tunnel oxide film 12 and the semiconductor substrate 10 is minimized.
터널 산화막(12) 상부에 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 250 내지 500Å의 두께의 도핑되지 않은 비정질 실리콘 막을 증착하여 버퍼용 또는 플로팅 게이트의 일부로 사용할 제 1 폴리 실리콘막(14)을 형성한다. 이로써 제 1 폴리 실리콘막(14)의 입도가 최소화 되어 전계 집중을 방지할 수 있다. 제 1 폴리 실리콘막(14) 상에 LP-CVD 방법으로 약 700 내지 1500Å정도의 높은 두께로 하드 마스크막(16)을 형성한다.Chemical Vapor Deposition (CVD), Low Pressure CVD (LPCVD), Plasma Enhanced Chemical Vapor Deposition (CVD) at a temperature of 480 to 550 ° C. and a pressure of 0.1 to 3.0 torr on the tunnel oxide film 12. Buffered by depositing an undoped amorphous silicon film having a thickness of 250 to 500 kW using SiH 4 or Si 2 H 6 and PH 3 gas by Plasma Enhanced CVD (PECVD) or Atmospheric Pressure CVD (APCVD). A first polysilicon film 14 to be used for forming or as part of a floating gate is formed. As a result, the particle size of the first polysilicon layer 14 may be minimized to prevent electric field concentration. The hard mask film 16 is formed on the first polysilicon film 14 with a high thickness of about 700 to 1500 mW by the LP-CVD method.
이에 한정되지 않고, 이온주입을 실시한 다음 상기의 공정을 진행할 수 있다. 예를 들어, 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰 또는 VT조절을 위한 이온층(미도시)을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 하드 마스크막(16)을 증착한다. The present invention is not limited thereto, and the above steps may be performed after ion implantation. For example, a screen oxide film (not shown) that serves as a buffer layer for suppressing or treating a crystal defect or surface treatment and ion implantation of a substrate is deposited and then ion implanted to form an ion layer (not shown) for well or VT control. . After the screen oxide film is removed, the tunnel oxide film 12, the first polysilicon film 14, and the hard mask film 16 are deposited.
도 1b를 참조하면, 하드 마스크막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 18)를 형성하여 활성 영역과 필드 영역을 정의한다. STI 구조의 트렌치(18) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하여 트렌치(18)의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다.Referring to FIG. 1B, the hard mask layer 16, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 are sequentially etched through ISO (Isolation) mask patterning. As a result, trenches 18 having a shallow trench isolation (STI) structure are formed to define active regions and field regions. The corner portion of the trench 18 is rounded by performing a dry oxidation process to compensate for etching damage of the sidewall of the trench 18 of the STI structure. A thin film of High Temperature Oxide (HTO) is deposited on the entire structure and a densification process is performed at a high temperature to form a liner oxide film (not shown). Of course, the above-described liner oxide film deposition process may be omitted to simplify the process.
전체 구조상에 단차를 따라 반도체 기판의 산화 방지와 과도한 산화 공정으로 인한 스트레스를 완화시켜 결함 형성을 억제하기 위한 버퍼 질화막(22)을 형성한다. A buffer nitride film 22 is formed along the entire structure to reduce the stress due to the oxidation prevention and excessive oxidation process of the semiconductor substrate along the steps.
구체적으로, 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 하드 마스크막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 식각하여 STI 구조의 트렌치(18)를 형성한다. 이때 상기 감광막 패턴으로 먼저 하드 마스크막(16)을 식각하고, 하드 마스크막(16)을 하드 마스크로 하여 트렌치(18)를 형성하여 식각 마진을 확보한다. 트렌치(18)를 형성함에 있어서 반도체 기판(10)은 75 내지 88°의 특정한 기울기를 갖도록 식각을 수행하고, 트렌치(18)의 형상을 역삼각형 구조(반도체 기판 표면의 폭이 넓고 기판 내부로 들어갈수록 폭이 좁은 형상)로 형성한다. Specifically, the photoresist is applied over the entire structure, and then a photolithography process using the photoresist mask is performed to form a photoresist pattern (not shown). The hard mask layer 16, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 may be etched by performing an etching process using the photoresist pattern as an etch mask to form an trench 18 having an STI structure. To form. In this case, the hard mask layer 16 is etched first using the photoresist pattern, and the trench 18 is formed using the hard mask layer 16 as a hard mask to secure an etching margin. In forming the trench 18, the semiconductor substrate 10 is etched to have a specific inclination of 75 to 88 °, and the shape of the trench 18 is formed into an inverted triangle structure (the width of the surface of the semiconductor substrate is large and lifted into the substrate). Narrower in width).
상술한 식각공정에 의한 트렌치(18) 측벽의 데미지를 보상하고, 트렌치 상부 코너(Corner) 및 트렌치 하부 코너를 라운딩(Rounding)하며, 활성 임계치수(Active Critical Dimension)를 줄이기 위해 750 내지 850℃의 온도 범위 내에서 건식 산화 또는 습식 산화 공정을 실시하여 측벽 산화막(20)을 50 내지 150Å 두께로 형성한다. 종래보다 낮은 건식 산화공정을 실시하여 웰 또는 문턱전압(Vt)조절을 위해 주입되어 있는 이온들의 확산을 최소화하여 정상적인 정션과 웰을 유지한다. 측벽 산화공정 전에 트렌치(18) 측벽에 형성된 자연 산화막을 제거하기 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시할 수 있다.750 to 850 ° C. in order to compensate for damage of the sidewalls of the trench 18 by the above etching process, to round the trench upper and lower corners, and to reduce the active critical dimension. Dry oxidation or wet oxidation is performed within the temperature range to form the sidewall oxide film 20 to a thickness of 50 to 150 kPa. By performing a lower dry oxidation process than the prior art to minimize the diffusion of the implanted ions to control the well or threshold voltage (Vt) to maintain a normal junction and well. In order to remove a natural oxide film formed on the trench 18 sidewall before the sidewall oxidation step the mixing ratio of H 2 O and HF is 50: consisting of 1 DHF (Dilute HF) and NH 4 OH, H 2 O 2 and H 2 O 1 was the BOE (Buffered Oxide Etch) and NH 4 OH, H 2 O 2 and H 2 O: - SC-1 a (Standard Cleaning 1), or from, NH 4 F and HF in a mixing ratio of 100: 1 to 300 The pretreatment washing process can be performed using the configured SC-1.
버퍼 질화막(22) 증착전에 전처리 세정공정으로 SC-1을 이용하여 측변 산화막(20)의 손실을 방지한다. 버퍼 질화막(22)은 DCS(Dichloro Silane; SiH2Cl2) 및 NH3 가스를 이용하여 0.1 내지 3torr의 낮은 압력과 650 내지 800℃정도의 온도 하에서 스텝 커버리지가 좋은 공정조건의 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 40 내지 100Å 두께의 질화막을 증착하여 형성한다.Before deposition of the buffer nitride film 22, the loss of the side oxide film 20 is prevented by using SC-1 in a pretreatment cleaning process. The buffer nitride film 22 is a CVD or PE-CVD process with good step coverage under a low pressure of 0.1 to 3 torr and a temperature of about 650 to 800 ° C. using DCS (Dichloro Silane; SiH 2 Cl 2 ) and NH 3 gas. It is formed by depositing a nitride film of 40 to 100 40m thickness using LP-CVD or AP-CVD.
도 1c 내지 도 1f를 참조하면, 전체 구조상에 갭 필링을 위해 스텝 커버리지가 좋은 제 2 폴리 실리콘막(24)을 증착한다. 산화 공정을 통해 제 2 폴리 실리콘막(24)을 산화시켜 트렌치(18) 내부를 제 1 실리콘 산화막(26)을 형성함으로써, 트렌치(18) 내부를 상기 제1 실리콘 산화막(26)으로 매립한다. 전체 구조상에 제 2 폴리 실리콘막(24)의 산화를 통해 완전히 매립되지 않은 트렌치(18)를 매립하기 위한 제 3 폴리 실리콘막(28)을 증착한다. 산화 공정을 통해 제 3 폴리 실리콘막(28)을 산화시켜 트렌치(18) 내부를 제 2 실리콘 산화막(30)으로 매립한다. 1C to 1F, a second polysilicon film 24 having good step coverage is deposited on the entire structure for gap filling. The second polysilicon film 24 is oxidized through the oxidation process to form the first silicon oxide film 26 in the trench 18, thereby filling the inside of the trench 18 with the first silicon oxide film 26. A third polysilicon film 28 is deposited for filling the trench 18 which is not completely buried through oxidation of the second polysilicon film 24 over the entire structure. The third polysilicon layer 28 is oxidized through an oxidation process to fill the trench 18 with the second silicon oxide layer 30.
구체적으로, 제 2 폴리 실리콘막(24)은 도핑되지 않은 비정질 실리콘 박막을 트렌치(18) 내부에 1/5 내지 1/3 정도의 두께로 증착되도록 형성한다. 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 CVD방식으로 SiH4 또는 Si2H6 가스를 이용하여 150 내지 350Å의 두께의 도핑되지 않은 비정질 실리콘 막을 증착하여 제 2 폴리 실리콘막(24)을 형성한다.Specifically, the second polysilicon film 24 is formed to deposit an undoped amorphous silicon thin film in the trench 18 to a thickness of about 1/5 to 1/3. A second polysilicon film 24 by depositing an undoped amorphous silicon film having a thickness of 150 to 350 kW using SiH 4 or Si 2 H 6 gas by CVD at a temperature of 480 to 550 ° C. and a pressure of 0.1 to 3.0 tor. To form.
700 내지 1000℃의 온도에서 건식 또는 습식 산화 방식을 이용하여 제 2 폴리 실리콘막(24)을 모두 산화시키는 타겟으로 산화 공정을 실시한다. 산화 공정은 트렌치(18) 내부에 형성된 제 2 폴리 실리콘막(24)의 2배 이상의 산화막 즉, 1000 내지 2000Å 두께의 제 1 실리콘 산화막(26)을 형성한다. 이때, 트렌치(18) 하부 일부 영역에는 제 2 폴리 실리콘막(24)이 산화되지 않고 잔류할 수도 있다. 이때 산화공정을 통해 트렌치(18) 상부에 제 1 실리콘 산화막(26)의 형상이 골짜기 형상(도 1d의 A영역)으로 형성된다.An oxidation process is performed to a target for oxidizing all of the second polysilicon films 24 using a dry or wet oxidation method at a temperature of 700 to 1000 ° C. The oxidation process forms an oxide film of at least twice the thickness of the second polysilicon film 24 formed in the trench 18, that is, the first silicon oxide film 26 having a thickness of 1000 to 2000 kPa. In this case, the second polysilicon layer 24 may remain in the partial region under the trench 18 without being oxidized. At this time, the shape of the first silicon oxide film 26 is formed in a valley shape (region A in FIG. 1D) on the trench 18 through the oxidation process.
상기의 골짜기 형상을 매립하기 위해 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 CVD방식을 이용하여 50 내지 200Å의 두께의 도핑되지 않은 비정질 실리콘 막을 증착하여 제 3 폴리 실리콘막(28)을 형성한다. 700 내지 1000℃의 온도에서 건식 또는 습식 산화 방식을 이용하여 제 3 폴리 실리콘막(28)을 모두 산화시키는 타겟으로 산화 공정을 실시한다. 산화 공정은 트렌치(18) 내부에 형성된 제 3 폴리 실리콘막(28)의 2배 이상의 산화막 즉, 1000 내지 3000Å 두께의 제 2 실리콘 산화막(30)을 형성하여 트렌치(18) 내부를 산화막으로 완전히 매립한다. 이에 한정되지 않고, 트렌치(18)의 크기에 따라 폴리 실리콘막의 두께를 조절하거나 산화막 타겟을 조절하여 목표로 하는 만큼의 산화막을 형성할 수 있다. 즉, 상술한 폴리 실리콘 막의 증착과 산화공정을 여러번 실시하여 트렌치 내부를 실리콘 산화막으로 매립할 수 있으며, 한번의 폴리 실리콘 막의 증착과 산화 공정을 통해 트렌치 내부를 실리콘 산화막으로 완전히 매립할 수 있다. 또한, 폴리 실리콘 막의 증착과 산화 공정후 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 이용하여 트렌치 내부를 완전히 매립할 수도 있다. 예를 들어, 셀영역은 상술한 공정을 통해 트렌치 내부를 완전히 매립할 수 있지만 주변회로 영역에서는 상술한 공정을 통해 트렌치 내부를 완전히 매립하기에는 역부족하다. 따라서, 상술한 두 번의 폴리 실리콘 막의 증착과 두 번의 산화 공정을 통해 트렌치 내부가 완전히 매립되지 않을 경우(폭이 넓은 트렌치)에는 전체 구조 상부에 3000 내지 5000Å 두께의 HDP 산화막을 증착하여 트렌치 내부를 완전히 매립한다. In order to fill the valley shape, the third polysilicon film 28 is deposited by depositing an undoped amorphous silicon film having a thickness of 50 to 200 kPa using a CVD method at a temperature of 480 to 550 ° C. and a pressure of 0.1 to 3.0 torr. Form. An oxidation process is performed to a target for oxidizing all of the third polysilicon films 28 using a dry or wet oxidation method at a temperature of 700 to 1000 ° C. The oxidation process forms an oxide film 30 or more than twice the thickness of the third polysilicon film 28 formed in the trench 18, that is, a second silicon oxide film 30 having a thickness of 1000 to 3000 Å and completely fills the trench 18 with an oxide film. do. The thickness of the polysilicon film may be adjusted or the oxide film target may be adjusted according to the size of the trench 18 to form the desired amount of oxide film. That is, the inside of the trench may be filled with the silicon oxide film by performing the above-described deposition and oxidation process of the polysilicon film several times, and the inside of the trench may be completely filled with the silicon oxide film through one deposition and oxidation process of the polysilicon film. In addition, the inside of the trench may be completely filled using a high density plasma (HDP) oxide film after the deposition and oxidation of the polysilicon film. For example, the cell region may completely fill the trench through the above-described process, but the peripheral circuit region may be insufficient to completely fill the trench through the above-described process. Therefore, when the inside of the trench is not completely filled through the deposition of the two polysilicon films and the two oxidation processes described above (a wide trench), an HDP oxide film having a thickness of 3000 to 5000 Å is deposited on the entire structure to completely fill the trench. Landfill
도 1g를 참조하면, 평탄화 공정을 실시하여 하드 마스크막(16) 상에 형성된 제 2 실리콘 산화막(30), 제 1 실리콘 산화막(26) 및 버퍼 질화막(22)을 제거한다. Referring to FIG. 1G, a planarization process is performed to remove the second silicon oxide film 30, the first silicon oxide film 26, and the buffer nitride film 22 formed on the hard mask film 16.
구체적으로, 하드 마스크막(16)을 정지층으로 하는 화학 기계적 연마를 실시하여 하드 마스크막(16) 상에 형성된 제 1 및 제 2 실리콘 산화막(26 및 30)을 완전히 제거한다. BOE 또는 HF 용액을 이용한 습식 세정 공정을 실시하여 화학 기계적 연마를 통해 제거되지 않아 하드 마스크막(16) 상에 잔류하는 제 1 및 제 2 실리콘 산화막(26 및 30)을 완전히 제거한다.Specifically, chemical mechanical polishing using the hard mask film 16 as a stop layer is performed to completely remove the first and second silicon oxide films 26 and 30 formed on the hard mask film 16. A wet cleaning process using a BOE or HF solution is performed to completely remove the first and second silicon oxide films 26 and 30 that are not removed through chemical mechanical polishing and remain on the hard mask film 16.
반도체 소자의 제조 공정을 실시하여 다양한 형태의 반도체 소자를 형성한다. 구체적으로, 질화막 스트립 공정을 실시하고, 하드 마스크막을 식각하여 제 1 폴리 실리콘막을 노출한다. 전체 구조 상부에 제 4 폴리 실리콘막을 증착한 다음 패터닝 또는 평탄화 공정을 실시하여 제 1 및 제 4 폴리 실리콘막으로 형성된 플로팅 게이트 전극을 형성한다. 전체 구조의 단차를 따라 유전체막을 형성하고, 전체 구조 상부에 컨트롤 게이트 전극용 물질막을 증착하여 플래시 메모리 셀을 형성한다. 이에 한정되지 않고 다양한 형태의 반도체 소자를 제조하기 위한 공정이 그 순서를 달리하여 적용될 수 있다. 예를 들어 질화막 스트립 공정 후 제 4 폴리 실리콘막을 증착하여 게이트 전극을 형성한다. The semiconductor device manufacturing process is performed to form various types of semiconductor devices. Specifically, the nitride film strip process is performed, and the hard mask film is etched to expose the first polysilicon film. A fourth polysilicon film is deposited on the entire structure, and then patterned or planarized to form a floating gate electrode formed of the first and fourth polysilicon films. A dielectric film is formed along the steps of the entire structure, and a material film for the control gate electrode is deposited on the entire structure to form a flash memory cell. The present invention is not limited thereto, and a process for manufacturing various types of semiconductor devices may be applied in a different order. For example, after the nitride film strip process, a fourth polysilicon film is deposited to form a gate electrode.
상술한 바와 같이, 본 발명은 STI 구조의 트렌치를 형성하여 트렌치 상부 코너에 원하는 두께 보다 작게 증착되는 게이트 산화막 씨닝(Gate Oxide Thinning) 현상을 방지할 수 있으며, 원하는 임계치수만큼의 활성영역을 확보할 수 있어 소자의 전기적 특성을 개선할 수 있다. As described above, the present invention can form a trench of the STI structure to prevent gate oxide thinning, which is deposited smaller than a desired thickness in the upper corner of the trench, and to secure an active region having a desired threshold dimension. This can improve the electrical characteristics of the device.
또한, 후속 공정을 통한 터널 상화막의 손상을 방지하여 채널 폭 내에서의 균일한 터널 산화막을 형성할 수 있다. In addition, damage to the tunnel phase film through the subsequent process may be prevented to form a uniform tunnel oxide film within the channel width.
또한, 0.1㎛ 이하의 좁은 폭을 갖고, 높은 고단차를 갖는 트렌치 내부를 보이드 형성 없이 완전히 매립할 수 있다. In addition, the trench inside, which has a narrow width of 0.1 μm or less and a high high step, can be completely filled without void formation.
또한, 트렌치의 크기에 따라 폴리 실리콘막의 두께를 조절하거나 산화막 타겟을 조절하여 목표로 하는 만큼의 산화막을 형성할 수 있고, 이로 인해 다양한 형태의 트렌지가 공존하는 소자의 형성이 용이하다. In addition, by adjusting the thickness of the polysilicon film or the oxide film target according to the size of the trench, an oxide film can be formed as much as a target, thereby making it easy to form a device in which various types of trenches coexist.
또한, 트렌치 측벽에 버퍼 질화막을 형성함으로 인해 반도체 기판의 산화 방지가 가능하고, 과도한 산화로 인한 스트레스를 완화시킬 수 있다. In addition, by forming a buffer nitride film on the trench sidewalls, it is possible to prevent oxidation of the semiconductor substrate and to relieve stress due to excessive oxidation.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 터널 산화막10 semiconductor substrate 12 tunnel oxide film
14, 24, 28 : 폴리 실리콘막 16 : 하드 마스크막14, 24, 28: polysilicon film 16: hard mask film
18 : 트렌치 20 : 측벽 산화막18 trench 20 side wall oxide film
22 : 버퍼 질화막 26, 30 : 실리콘 산화막22: buffer nitride film 26, 30: silicon oxide film
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