KR20010063307A - Method for forming isolation layer of semiconductor device - Google Patents

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박종섭
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Abstract

PURPOSE: A method for forming the isolation film of a semiconductor device is provided to mitigate the bending of a silicon substrate and thus to reduce the generation of a crystal defect in the silicon substrate, by omitting the process of forming a pad nitride film. CONSTITUTION: According to the method, a pad oxide and a photo resist pattern confining an isolation region are formed on a silicon substrate(11) in sequence. A trench(14) is formed in the silicon substrate by etching the revealed pad oxide part and the silicon substrate part under thereof using the photo resist pattern as a mask. Then, the photo resist pattern and the pad oxide are removed. And, the first and the second insulation film(15,16) are formed on the silicon substrate including the trench in sequence, and the third insulation film(17) as thick as to fill the trench completely is formed on the second insulation film. The third insulation film is polished using the second insulation film as a polish stop layer. And, the second insulation film and the first insulation film formed on the surface of the silicon substrate except the trench are removed.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 실리콘 기판의 결정 결함의 발생을 최소화시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of minimizing the occurrence of crystal defects of a silicon substrate.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서, 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론, 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 즉, 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서, 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.With the progress of semiconductor technology, the speed and the high integration of semiconductor elements are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. That is, since the width of the device region is decreasing toward the higher integration device, it is necessary to decrease the width of the device isolation region in order to increase the width of the device region.

여기서, 기존의 소자분리막은 로코스(LOCOS) 기술에 의해 형성되어져 왔다. 그런데, 상기 로코스 기술에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅이 발생되기 때문에, 소자 분리막의 면적을 증대시키면서, 누설전류를 발생시키는 단점이 있다.Here, a conventional device isolation film has been formed by LOCOS technology. However, as is well known, the device isolation film according to the LOCOS technique has a disadvantage of generating leakage current while increasing the area of the device isolation film because bird-shaped buzz-big is generated at its edge portion.

이에 따라, 상기 로코스 기술에 의한 소자분리막의 형성방법을 대신해서, 적은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 트렌치 기술을 이용한 소자분리막의 형성방법이 제안되었다.Accordingly, in place of the method for forming the device isolation film by the LOCOS technology, a method of forming the device isolation film using the trench technology having a small width and excellent device isolation characteristics has been proposed.

상기 트렌치 기술을 이용한 소자분리막의 형성방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.A method of forming an isolation layer using the trench technique will be described with reference to FIGS. 1A to 1C.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 버퍼 역할을 하는 패드산화막(2)과 실질적인 식각 마스크의 역할을 하는 패드질화막(3)을 차례로 형성하고, 그런다음, 상기 패드질화막(3) 상에 소자 분리 영역을 한정하기 위한 감광막 패턴(4)을 형성한다.First, as shown in FIG. 1A, a pad oxide film 2 serving as a buffer and a pad nitride film 3 serving as a substantial etching mask are sequentially formed on the silicon substrate 1, and then the pad nitride film is formed. The photosensitive film pattern 4 for defining an element isolation region is formed on (3).

이어서, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로해서, 노출된 패드질화막 부분과, 그 하부의 패드산화막 부분을 식각·제거하고, 그런다음, 상기 감광막 패턴을 제거한다.Subsequently, as shown in FIG. 1B, using the photoresist pattern as a mask, the exposed pad nitride film portion and the lower portion of the pad oxide film portion are etched and removed, and then the photoresist pattern is removed.

그리고나서, 도 1c에 도시된 바와 같이, 노출된 기판 부분을 식각하여 소정 폭 및 깊이의 트렌치(5)를 형성하고, 상기 트렌치가 완전히 매립될 정도의 충분한 두께로 상기 패드질화막(3) 상에 산화막을 증착한다. 여기서, 상기 트렌치(5)를 형성한 후에는, 상기 식각 공정 동안에 발생된 기판(1)의 손상을 보상하기 위하여, 상기 트렌치(3)의 벽면에 대한 산화 공정을 수행한다.Then, as shown in FIG. 1C, the exposed substrate portion is etched to form trenches 5 of a predetermined width and depth, and on the pad nitride film 3 to a thickness sufficient to completely fill the trenches. An oxide film is deposited. Here, after the trench 5 is formed, an oxidation process on the wall surface of the trench 3 is performed to compensate for the damage of the substrate 1 generated during the etching process.

이후, 도 1d에 도시된 바와 같이, 상기 패드질화막을 연마정지층으로 이용하는 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 산화막을 연마하고, 그런다음, 패드질화막 및 패드산화막을 식각·제거하여, 최종적으로, 트렌치형의 소자분리막(6)을 얻는다.Subsequently, as illustrated in FIG. 1D, the oxide film is polished by a chemical mechanical polishing (CMP) process using the pad nitride film as an abrasive stop layer, and then the pad nitride film and the pad oxide film are etched. Finally, a trench type device isolation film 6 is obtained.

그러나, 상기와 같은 트렌치 기술을 이용한 종래의 소자분리막 형성방법은, 연마정지층으로 이용되는 패드질화막에 의해 기판의 휨 현상이 야기되고, 이 결과로, 실리콘 기판 내부의 결정 결함이 초래됨으로써, 결과적으로는, 소자의 전기적 특성이 저하되는 문제점이 있다.However, in the conventional device isolation film formation method using the above-described trench technique, warpage of the substrate is caused by the pad nitride film used as the polishing stop layer, and as a result, crystal defects in the silicon substrate are caused, resulting in As a result, there is a problem that the electrical characteristics of the device is reduced.

자세하게, 상기 연마정지층으로 이용되는 패드질화막은 그 증착시에 실리콘 기판의 전면(前面)은 물론, 후면(後面)에도 증착이 이루어진다. 그런데, 상기 실리콘 기판의 전면에 대해서는 전술한 바와 같은 공정이 진행되는 반면, 상기 실리콘 기판의 후면에 대한 공정은 수행되지 않기 때문에, 공정이 진행되는 동안 상기 패드질화막에 의한 응력 불균형이 야기되어, 실리콘 기판의 휨 현상이 초래된다. 이 결과, 상기 실리콘 기판의 휨 현상에 의해 그 내부에서 결정 결함이 일어나기 때문에, 상기 결정 결함으로 인하여 게이트 산화막의 특성 열화 및 접합 누설 전류의 증가 등이 초래되고, 결과적으로는, 소자의 전기적 특성이 저하된다.In detail, the pad nitride film used as the polishing stop layer is deposited not only on the front surface of the silicon substrate but also on the back surface of the silicon nitride film. However, since the process described above is performed on the front surface of the silicon substrate, but the process on the back surface of the silicon substrate is not performed, stress imbalance caused by the pad nitride film is caused during the process, so that the silicon Warping of the substrate is caused. As a result, crystal defects occur therein due to the warpage of the silicon substrate, so that the crystal defects result in deterioration of the characteristics of the gate oxide film and increase of the junction leakage current. Degrades.

특히, 실리콘 기판 내부에서의 결정 결함을 야기하는 주요인인 실리콘 기판의 휨 현상은, 패드질화막 및 패드산화막의 식각이 이루어지는 동안에 크게 증가되고, 그리고, 트렌치 식각, 트렌치 벽면의 산화 및 트렌치 내부의 산화막 매립을 거치면서 더욱 심화되었다가, 이후, 패드 질화막의 제거후에 완화되는데, 상기 공정을 거치는 동안에 발생되는 기판의 휨 정도 및 그 변화 폭을 제어할 수 없기 때문에, 패드질화막에 의한 실리콘 기판 내부에서의 결정 결함의 발생을 근본적으로 해결할 수는 없다.In particular, the warpage phenomenon of the silicon substrate, which is a major cause of crystal defects in the silicon substrate, is greatly increased during the etching of the pad nitride film and the pad oxide film, and the trench etching, the oxidation of the trench walls and the buried oxide film in the trench are performed. It is further deepened through the film, and then relaxed after the pad nitride film is removed. Since the degree of warpage and the variation of the substrate generated during the process cannot be controlled, the crystal inside the silicon substrate by the pad nitride film can be controlled. It is not possible to fundamentally solve the occurrence of the defect.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 패드질화막의 형성을 생략하는 것에 의해, 실리콘 기판의 휨 현상을 완화시킬 수 있고, 그래서, 실리콘 기판 내부에서의 결정 결함의 발생을 최대한 감소시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데, 그 목적이 있다.Therefore, the present invention devised to solve the above problems can alleviate the warpage phenomenon of the silicon substrate by omitting the formation of the pad nitride film, so that crystal defects inside the silicon substrate can be minimized. It is an object of the present invention to provide a method for forming a device isolation film of a semiconductor device which can be reduced.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

11 : 실리콘 기판 12 : 패드산화막11 silicon substrate 12 pad oxide film

13 : 감광막 패턴 14 : 트렌치13: photosensitive film pattern 14: trench

15 : 제1절연막 16 : 제2절연막15: first insulating film 16: second insulating film

17 : 제3절연막 20 : 소자분리막17: third insulating film 20: device isolation film

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 실리콘 기판 상에 패드산화막과 소자분리 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 마스크로해서, 노출된 패드산화막 부분과 그 하부의 실리콘 기판 부분을 식각하여 상기 실리콘 기판 내에 트렌치를형성하는 단계; 상기 감광막 패턴과 패드산화막을 제거하는 단계; 상기 트렌치를 포함한 실리콘 기판 상에 제1절연막 및 제2절연막을 차례로 형성하고, 상기 트렌치가 완전히 매립될 정도의 두께로 상기 제2절연막 상에 제3절연막을 형성하는 단계; 상기 제2절연막을 연마정지층으로해서 상기 제3절연막을 연마하는 단계; 및 상기 트렌치 이외의 상기 실리콘 기판의 표면 상에 형성된 상기 제2절연막 및 제1절연막 부분을 제거하는 단계를 포함하여 이루어진다.The device isolation film forming method of the semiconductor device of the present invention for achieving the above object comprises the steps of sequentially forming a pad oxide film and a photosensitive film pattern defining a device isolation region on a silicon substrate; Forming a trench in the silicon substrate by etching the exposed portion of the pad oxide film and the portion of the silicon substrate below the photoresist pattern as a mask; Removing the photoresist pattern and the pad oxide film; Sequentially forming a first insulating film and a second insulating film on the silicon substrate including the trench, and forming a third insulating film on the second insulating film to a thickness such that the trench is completely embedded; Polishing the third insulating film using the second insulating film as a polishing stop layer; And removing portions of the second insulating film and the first insulating film formed on the surface of the silicon substrate other than the trench.

본 발명에 따르면, 패드질화막의 형성을 생략하기 때문에, 상기 패드질화막에 의한 응력 불균일을 제거할 수 있으며, 이에 따라, 실리콘 기판의 휨 현상을 완화시킬 수 있는 것에 기인하여, 상기 실리콘 기판 내부에서의 결정 결함의 발생을 최대한 감소시킬 수 있다.According to the present invention, since the formation of the pad nitride film is omitted, the stress nonuniformity caused by the pad nitride film can be eliminated, and thus, the warpage phenomenon of the silicon substrate can be alleviated, and thus the inside of the silicon substrate can be reduced. The occurrence of crystal defects can be minimized.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2c는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.2A and 2C are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(11) 상에 패드산화막(12)을 800 내지 1,500Å 두께로 형성하고, 그런다음, 상기 패드산화막(12) 상에 소자분리 영역을 한정하는 감광막 패턴(13)을 형성한다. 여기서, 상기 패드산화막(12)은 상기 실리콘 기판(11)과 폴리머 성분의 감광막이 직접 접촉되는 것을 방지하기 위하여 형성되는 것이다.First, as shown in FIG. 2A, a pad oxide film 12 is formed to a thickness of 800 to 1,500 Å on a silicon substrate 11, and then a photoresist film defining a device isolation region on the pad oxide film 12 is formed. The pattern 13 is formed. Here, the pad oxide film 12 is formed to prevent direct contact between the silicon substrate 11 and the photosensitive film of the polymer component.

그 다음, 도 2b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로해서, 노출된 패드산화막 부분과 그 하부의 실리콘 기판 부분을 식각하여, 소정 깊이 및 폭을 갖는 트렌치(14)를 형성하고, 그런다음, 상기 감광막 패턴을 공지된 공정으로 제거한 후, 연이어서, 불산 용액을 이용한 세정 공정을 통해 상기 패드산화막을 제거한다. 이때, 종래와는 달리, 패드질화막의 형성이 생략되었을 뿐만 아니라, 상기 실리콘 기판(11)의 저면 및 후면에 어떠한 막도 형성되어 있지 않기 때문에, 상기 실리콘 기판(11)의 휨 현상은 거의 일어나지 않는다.Then, as shown in FIG. 2B, using the photoresist pattern as a mask, the exposed pad oxide film portion and the silicon substrate portion below it are etched to form a trench 14 having a predetermined depth and width, and Next, the photoresist pattern is removed by a known process, and subsequently, the pad oxide film is removed through a cleaning process using a hydrofluoric acid solution. At this time, unlike the prior art, not only the formation of the pad nitride film is omitted, but since no film is formed on the bottom and rear surfaces of the silicon substrate 11, the warpage of the silicon substrate 11 hardly occurs. .

다음으로, 도 2c에 도시된 바와 같이, 그런다음, 상기 식각 공정에 의해 발생된 트렌치 벽면의 손상을 회복시키기 위하여, 상기 트렌치(14)가 형성된 실리콘 기판(11)에 대한 열산화 공정을 수행하고, 그리고나서, 상기 열산화 공정 동안에 상기 트렌치(14)의 벽면에 형성된 열산화막을 공지된 방법으로 제거한다. 이때, 상기 열산화 공정은 서멀 버짓(thermal budget)을 최대한 감소시키기 위하여, 650 내지 800℃의 저온에서 수행하며, 아울러, 열산화막은 50 내지 200Å 두께로 형성한다.Next, as shown in FIG. 2C, a thermal oxidation process is then performed on the silicon substrate 11 on which the trench 14 is formed so as to recover damage of the trench wall surface caused by the etching process. Then, during the thermal oxidation process, the thermal oxide film formed on the wall surface of the trench 14 is removed by a known method. In this case, the thermal oxidation process is performed at a low temperature of 650 to 800 ° C. in order to reduce the thermal budget as much as possible, and the thermal oxidation film is formed to a thickness of 50 to 200 μm.

상기에서, 열산화 공정 및 열산화막의 제거 공정의 결과, 상기 트렌치(14)의 상부 가장자리 부분에서 라운딩(rounding) 현상이 일어나게 되는데, 이러한 라운딩 현상은, 비록, 종래 기술에서는 언급하지 않았으나, 그 발생 정도가 종래 기술에 의한 결과 보다 더 크다. 이것은, 종래 기술의 경우에는 열산화 공정시에 패드질화막의 응력을 받는 상태로 진행되는 반면, 본 발명의 실시예에서는 실리콘 기판의 표면이 완전히 노출된 상태로 진행되는 바, 상기 패드질화막에 의한 응력을 받지 않기 때문이다.In the above, as a result of the thermal oxidation process and the removal process of the thermal oxide film, a rounding phenomenon occurs at the upper edge portion of the trench 14. This rounding phenomenon, although not mentioned in the related art, occurs. The degree is greater than the results by the prior art. In the case of the prior art, this proceeds in a state of being subjected to the stress of the pad nitride film during the thermal oxidation process, whereas in the embodiment of the present invention, the surface of the silicon substrate is completely exposed, and thus the stress of the pad nitride film Because do not receive.

계속해서, 도 2d에 도시된 바와 같이, 상기 트렌치(14)를 포함한 실리콘 기판(11) 상에 각각 300 내지 700Å 및 500 내지 1,200Å 두께로 제1절연막(15)과 제2절연막(16)을 차례로 증착하고, 그런다음, 상기 트렌치(14)가 완전히 매립될 정도의 충분한 두께, 예를들어, 3,000 내지 7,000Å 두께로 상기 제2절연막(16) 상에 제3절연막(17)을 증착한다.Subsequently, as shown in FIG. 2D, the first insulating film 15 and the second insulating film 16 are formed on the silicon substrate 11 including the trench 14 at a thickness of 300 to 700 Å and 500 to 1,200 각각, respectively. Then, the third insulating film 17 is deposited on the second insulating film 16 to a thickness sufficient to completely fill the trench 14, for example, 3,000 to 7,000.

여기서, 상기 제3절연막(17)은 종래와 동일한 트렌치 매립용 산화막으로서, 상기 트렌치(14)의 매립후에 평탄화를 위해 형성시킨 것이다. 또한, 상기 제2절연막(16)은 질화막이며, 후속의 CMP 공정시에 연마정지층으로 이용하기 위해 형성시킨 것이다. 게다가, 상기 제1절연막(15)은 산화막으로서, 상기 질화막으로 이루어진 제2절연막(16)에 대한 응력 완충 역할을 함과 동시에, 후속에서 제2질화막(16)의 일부를 제거하기 위한 인산 용액을 이용한 세정 과정에서 상기 인산 용액에 의해 실리콘 기판(11)의 표면이 손상되는 것을 방지하고, 그리고, 후속의 CMP 공정 동안에 연마 패드 및 지그(ZIG)에 의한 압축 응력에 대한 완충 역할을 하기 위하여 형성시킨 것이다.Here, the third insulating layer 17 is a trench filling oxide film which is the same as the conventional one, and is formed for planarization after the trench 14 is buried. The second insulating film 16 is a nitride film and is formed for use as a polishing stop layer in a subsequent CMP process. In addition, the first insulating film 15 serves as a stress buffer for the second insulating film 16 made of the nitride film as an oxide film, and at the same time, a phosphate solution for removing a part of the second nitride film 16 is subsequently provided. In order to prevent the surface of the silicon substrate 11 from being damaged by the phosphoric acid solution in the used cleaning process, and to serve as a buffer against the compressive stress caused by the polishing pad and jig during the subsequent CMP process will be.

이후, 도 2e에 도시된 바와 같이, 질화막 재질의 제2절연막을 연마정지층으로하는 CMP 공정을 수행하여 상기 제3절연막을 연마하고, 그런다음, 트렌치를 제외한 실리콘 기판(11) 상의 제2절연막을 인산 용액을 이용한 세정 공정을 통해 제거한 후, 이어서, 불산 용액을 이용한 세정 공정을 통해 상기 실리콘 기판(11) 상의 제1절연막을 제거함으로써, 최종적으로, 트렌치형의 소자분리막(20)을 얻는다. 이때, 상기 제1절연막의 제거시에는 상기 제2절연막의 일부 두께, 예를들어, 상기제1절연막의 두께에 해당하는 만큼의 두께를 함께 제거한다.Thereafter, as shown in FIG. 2E, the third insulating layer is polished by performing a CMP process using the nitride insulating material as the polishing stop layer, and then, the second insulating layer on the silicon substrate 11 except for the trench. Is removed through a cleaning process using a phosphoric acid solution, and then a first insulating film on the silicon substrate 11 is removed through a cleaning process using a hydrofluoric acid solution, thereby finally obtaining a trench type device isolation film 20. In this case, when the first insulating layer is removed, a part of the thickness of the second insulating layer, for example, a thickness corresponding to the thickness of the first insulating layer is removed together.

이상에서와 같이, 본 발명은 패드질화막의 형성을 생략한 상태로 트렌치형 소자분리막의 형성 공정을 진행하기 때문에, 상기 패드질화막에 기인된 실리콘 기판의 휨 현상 및 이에 기인된 실리콘 기판 내부의 결정 결함의 발생을 최소화시킬 수 있다. 따라서, 소자의 전기적 특성 저하를 방지할 수 있으며, 아울러, 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention proceeds to form the trench type device isolation film in a state where the formation of the pad nitride film is omitted, such that the warpage phenomenon of the silicon substrate caused by the pad nitride film and the crystal defects inside the silicon substrate caused by the pad nitride film are caused. The occurrence of can be minimized. Therefore, the fall of the electrical characteristic of an element can be prevented, and also the reliability of an element can be improved.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims (11)

실리콘 기판 상에 패드산화막과 소자분리 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계;Sequentially forming a photoresist layer pattern defining a pad oxide layer and an isolation region on a silicon substrate; 상기 감광막 패턴을 마스크로해서, 노출된 패드산화막 부분과 그 하부의 실리콘 기판 부분을 식각하여 상기 실리콘 기판 내에 트렌치를 형성하는 단계;Forming a trench in the silicon substrate by etching the exposed portion of the pad oxide film and a portion of the silicon substrate below the photoresist pattern as a mask; 상기 감광막 패턴과 패드산화막을 제거하는 단계;Removing the photoresist pattern and the pad oxide film; 상기 트렌치를 포함한 실리콘 기판 상에 제1절연막 및 제2절연막을 차례로 형성하고, 상기 트렌치가 완전히 매립될 정도의 두께로 상기 제2절연막 상에 제3절연막을 형성하는 단계;Sequentially forming a first insulating film and a second insulating film on the silicon substrate including the trench, and forming a third insulating film on the second insulating film to a thickness such that the trench is completely embedded; 상기 제2절연막을 연마정지층으로해서 상기 제3절연막을 연마하는 단계; 및Polishing the third insulating film using the second insulating film as a polishing stop layer; And 상기 트렌치 이외의 상기 실리콘 기판의 표면 상에 형성된 상기 제2절연막 및 제1절연막 부분을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And removing portions of the second insulating film and the first insulating film formed on the surface of the silicon substrate other than the trench. 제 1 항에 있어서, 상기 패드산화막은 800 내지 1,500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the pad oxide film is formed to a thickness of 800 to 1,500 Å. 제 1 항에 있어서, 상기 패드산화막의 제거는, 불산 용액을 이용한 세정 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the pad oxide film is removed by a cleaning process using a hydrofluoric acid solution. 제 1 항에 있어서, 상기 감광막 패턴 및 패드산화막을 제거하는 단계와, 상기 제1, 제2 및 제3절연막을 형성하는 단계 사이에,The method of claim 1, further comprising removing the photoresist pattern and the pad oxide layer, and forming the first, second, and third insulating layers. 상기 트렌치 식각시에 발생된 손상을 회복시키고, 그리고, 상기 트렌치 상부 가장자리 부분이 라운딩되도록, 상기 트렌치가 형성된 실리콘 기판을 열산화시키는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And thermally oxidizing the silicon substrate on which the trench is formed so as to recover damage generated during the etching of the trench and round the upper edge portion of the trench. . 제 4 항에 있어서, 상기 열산화는, 650 내지 800℃의 저온에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 4, wherein the thermal oxidation is performed at a low temperature of 650 to 800 ° C. 6. 제 1 항에 있어서, 상기 제1절연막은The method of claim 1, wherein the first insulating film 산화막 재질로 형성하며, 그리고, 300 내지 700Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Forming an oxide film material, and the element isolation film forming method of a semiconductor device, characterized in that formed to a thickness of 300 to 700Å. 제 1 항에 있어서, 상기 제2절연막은The method of claim 1, wherein the second insulating film 질화막 재질로 형성하며, 그리고, 500 내지 1,200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Forming a nitride film material, and the element isolation film forming method of a semiconductor device, characterized in that formed to a thickness of 500 to 1,200Å. 제 1 항에 있어서, 상기 제3절연막은The method of claim 1, wherein the third insulating film 산화막 재질로 형성하며, 그리고, 3,000 내지 7,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Forming an oxide film material, and the element isolation film forming method of a semiconductor device, characterized in that formed to a thickness of 3,000 to 7,000 Å. 제 1 항에 있어서, 상기 제2절연막의 제거는,The method of claim 1, wherein the removal of the second insulating film, 인산 용액을 이용한 세정 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A device isolation film forming method of a semiconductor device, characterized in that to perform a cleaning process using a phosphoric acid solution. 제 1 항에 있어서, 상기 제1절연막의 제거는,The method of claim 1, wherein the removal of the first insulating film, 불산 용액을 이용한 세정 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A device isolation film forming method of a semiconductor device, characterized in that to perform a cleaning process using a hydrofluoric acid solution. 제 1 항에 있어서, 상기 제1절연막의 제거시,The method of claim 1, wherein when the first insulating film is removed, 상기 제2절연막의 일부 두께를 함께 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And removing a portion of the thickness of the second insulating layer together.
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Cited By (4)

* Cited by examiner, † Cited by third party
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KR100421294B1 (en) * 2001-12-22 2004-03-09 동부전자 주식회사 Method For Manufacturing Semiconductor Devices
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KR100556527B1 (en) * 2004-11-04 2006-03-06 삼성전자주식회사 Method of forming a tranch isolation layer and method of manufacturing a non-volatile memory device
KR100798802B1 (en) * 2001-12-31 2008-01-29 주식회사 하이닉스반도체 Method of forming isolation of semiconductor device

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