KR100801733B1 - Method of fabricating the trench isolation layer having side oxides with a different thickness - Google Patents

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Abstract

본 발명의 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막 형성방법에 따르면, 먼저 반도체기판의 셀영역 및 주변회로영역 위에 각각 제1 및 제2 트랜치를 형성하고, 이 제1 및 제2 트랜치에 의해 노출된 반도체기판 위에 제1 측벽산화막을 형성한다. 다음에 주변회로영역을 덮는 마스크막패턴을 이용해 N2 어닐링을 수행하여 제1 트랜치내의 제1 측벽산화막 표면에 질소를 축적시킨다. 그리고 마스크막패턴을 제거한 후 열산화를 수행하면, 주변회로영역의 제2 트랜치 내에만 제1 측벽산화막 위에 제2 측벽산화막이 형성된다. 따라서 셀영역에는 제1 측벽산화막만이 형성되고, 주변회로영역에는 제1 측벽산화막 및 제2 측벽산화막이 순차적으로 적층되는 구조가 만들어진다.According to the method of forming a trench isolation layer having sidewall oxide films having different thicknesses of the present invention, first and second trenches are formed on a cell region and a peripheral circuit region of a semiconductor substrate, respectively, and by the first and second trenches. A first sidewall oxide film is formed on the exposed semiconductor substrate. Next, N 2 annealing is performed using a mask film pattern covering the peripheral circuit region to accumulate nitrogen on the surface of the first sidewall oxide film in the first trench. When the thermal oxidation is performed after the mask layer pattern is removed, the second sidewall oxide layer is formed on the first sidewall oxide layer only in the second trench of the peripheral circuit region. Therefore, only the first sidewall oxide film is formed in the cell region, and the first sidewall oxide film and the second sidewall oxide film are sequentially stacked in the peripheral circuit region.

트랜치 소자분리막, 측벽산화막, 매립특성, HEIP Trench isolation, sidewall oxide, buried characteristics, HEIP

Description

서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막 형성방법{Method of fabricating the trench isolation layer having side oxides with a different thickness}Method of fabricating the trench isolation layer having side oxides with a different thickness}

도 1 내지 도 3은 종래의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional method of forming a trench isolation layer.

도 4 내지 도 8은 본 발명에 따른 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 8 are cross-sectional views illustrating a method of forming a trench isolation layer according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a trench device isolation film having sidewall oxide films having different thicknesses.

최근 반도체소자의 고집적화 경향에 따라 소자간의 분리 거리가 매우 짧아짐으로써, 기존의 전통적인 로코스(LOCOS; LOCal Oxidation of Silicon) 소자분리막으로는 불가능한 치수의 소자간 분리를 위해, 반도체기판에 트랜치를 형성하고 이 트랜치를 실리콘 산화물과 같은 절연물로 매립함으로써 소자간 분리를 실현하는 트랜치 소자분리막이 널리 사용되고 있다.Recently, the separation distance between devices becomes very short due to the trend of high integration of semiconductor devices, so that trenches are formed on the semiconductor substrate for separation between devices having dimensions that cannot be achieved with conventional LOCOS (LOCal Oxidation of Silicon) device isolation films. Trench element isolation films are widely used to realize isolation between devices by filling the trench with an insulator such as silicon oxide.

도 1 내지 도 3은 종래의 트랜치 소자분리막을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional trench isolation layer.

먼저 도 1을 참조하면, 반도체기판(100) 위에 하드마스크막(미도시)을 형성한다. 이 하드마스크막은, 버퍼산화막(미도시) 및 패드질화막(미도시)이 순차적으로 적층된 구조를 갖는다. 다음에 패드질화막 위에 포토레지스트막패턴(120)을 형성한다. 이 포토레지스트막패턴(120)은 소자분리영역에 대응되는 하드마스크막 표면을 노출시킨다. 다음에 상기 포토레지스트막패턴(120)을 식각마스크로 한 식각으로 하드마스크막의 노출부분을 순차적으로 제거하여, 반도체기판(100)의 소자분리영역을 노출시키는 하드마스크막패턴(110)을 형성한다. 이 하드마스크막패턴(110)은 버퍼산화막패턴(111) 및 패드질화막패턴(112)이 순차적으로 적층된 구조로 이루어진다. 다음에 상기 하드마스크막패턴(110) 및 포토레지스트막패턴(120)을 식각마스크로 한 식각으로 반도체기판(100)을 일정 깊이로 식각하여 소자분리용 트랜치(130)를 형성한다. 소자분리용 트랜치(130)를 형성한 후에는 상기 포토레지스트막패턴(도 1의 120)을 제거한다.First, referring to FIG. 1, a hard mask film (not shown) is formed on a semiconductor substrate 100. This hard mask film has a structure in which a buffer oxide film (not shown) and a pad nitride film (not shown) are sequentially stacked. Next, a photoresist film pattern 120 is formed on the pad nitride film. The photoresist film pattern 120 exposes a hard mask film surface corresponding to the device isolation region. Next, the exposed portions of the hard mask layer are sequentially removed by etching using the photoresist layer pattern 120 as an etch mask to form a hard mask layer pattern 110 exposing the device isolation regions of the semiconductor substrate 100. . The hard mask film pattern 110 has a structure in which the buffer oxide film pattern 111 and the pad nitride film pattern 112 are sequentially stacked. Next, the semiconductor substrate 100 is etched to a predetermined depth by using the hard mask film pattern 110 and the photoresist film pattern 120 as an etching mask to form a device isolation trench 130. After the isolation trench 130 is formed, the photoresist film pattern 120 (refer to FIG. 1) is removed.

다음에 도 2를 참조하면, 트랜치(130)에 의해 노출되는 반도체기판(100) 표면에 측벽산화막(140)을 형성하고, 이어서 전면에 라이너질화막(150)을 형성한다. 그리고 도면에는 나타내지 않았지만, 라이너질화막(150) 위에 라이너산화막(미도시)을 형성한다. 다음에 트랜치(130)가 매립되도록 매립절연막(160)을 형성하고, 하드마스크막패턴(110) 표면이 노출되도록 평탄화를 수행하여 한다.Next, referring to FIG. 2, the sidewall oxide film 140 is formed on the surface of the semiconductor substrate 100 exposed by the trench 130, and then the liner nitride film 150 is formed on the entire surface. Although not shown in the drawings, a liner oxide film (not shown) is formed on the liner nitride film 150. Next, the buried insulating layer 160 is formed to fill the trench 130, and planarization is performed to expose the surface of the hard mask layer pattern 110.

다음에 도 3을 참조하면, 인산(H3PO4)용액을 이용하여 하드마스크막패턴(110)의 패드질화막패턴(112)을 제거하고, 이어서 불화수소(HF)용액을 이용하여 하드마스크막패턴(110)의 패드산화막패턴(111)을 제거하여 트랜치 소자분리막을 완성한다.Next, referring to FIG. 3, the pad nitride layer pattern 112 of the hard mask layer pattern 110 is removed using a phosphoric acid (H 3 PO 4 ) solution, and then the hard mask layer is formed using a hydrogen fluoride (HF) solution. The trench isolation layer is completed by removing the pad oxide layer pattern 111 of the pattern 110.

그런데 이와 같은 종래의 트랜치 소자분리막 형성방법에 있어서, 소자의 집적도가 증가됨에 따라 트랜치(130)를 매립절연막(160)으로 매립시키는 것이 용이하지 않게 되었다. 따라서 매립특성을 향상시키기 위해서는, 측벽산화막(140)을 가능한 한 얇은 두께로 형성하는 것이 요구된다. 그러나 측벽산화막(140)의 두께가 얇아지면, P형 모스트랜지스터가 없는 셀영역에는 영향이 없지만, P형 모스트랜지스터가 배치되는 주변회로영역에서는, 측벽산화막(140)과 라이너질화막(150) 사이의 계면에 트랩(trap)되는 양이온에 의한 HEIP(Hot Electron Induced Punch-through) 현상이 발생하며, 그 결과 소자의 누설전류를 증대시키는 등의 동작특성 열화를 야기한다는 문제가 발생된다.However, in the conventional trench device isolation film forming method, it is not easy to fill the trench 130 with the buried insulating film 160 as the degree of integration of the device is increased. Therefore, in order to improve the embedding characteristics, it is required to form the sidewall oxide film 140 as thin as possible. However, if the thickness of the sidewall oxide film 140 is thin, the cell area without the P-type MOS transistor is not affected. However, in the peripheral circuit area where the P-type MOS transistor is disposed, the interface between the sidewall oxide film 140 and the liner nitride film 150 is present. A hot electron induced punch-through (HEIP) phenomenon occurs due to a cation trapped in the trap, resulting in deterioration of operating characteristics such as an increase in leakage current of the device.

본 발명이 이루고자 하는 기술적 과제는, 셀영역에서는 트랜치 내의 매립특성을 향상시키면서 주변회로영역에서는 HEIP 현상의 발생이 억제되도록 셀영역과 주변회로영역의 측벽산화막의 두께가 서로 다른 트랜치 소자분리막 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a method of forming a trench isolation layer having different thicknesses of sidewall oxide films in a cell region and a peripheral circuit region so as to improve buried characteristics in a trench in a cell region while suppressing occurrence of HEIP in the peripheral circuit region. To provide.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막 형성방법은, 반도체기판의 셀영역 및 주변회로영역 위에 각각 제1 및 제2 하드마스크막패턴을 형성하는 단계; 상기 제1 및 제2 하드마스크막패턴을 이용하여 상기 반도체기판의 셀영역 및 주변회로영역에 각각 제1 및 제2 트랜치를 형성하는 단계; 상기 제1 및 제2 트랜치에 의해 노출된 반도체기판 위에 제1 측벽산화막을 형성하는 단계; 상기 주변회로영역을 덮는 마스크막패턴을 이용하여 상기 셀영역에 N2 어닐링을 수행하여 상기 제1 트랜치내의 제1 측벽산화막 표면에 질소를 축적하는 단계; 및 상기 마스크막패턴을 제거한 후 열산화를 수행하여 상기 주변회로영역의 제2 트랜치내의 제1 측벽산화막 위에 제2 측벽산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, according to the present invention, a method of forming a trench isolation layer having sidewall oxide films having different thicknesses may include forming first and second hard mask layer patterns on a cell region and a peripheral circuit region of a semiconductor substrate, respectively. step; Forming first and second trenches in the cell region and the peripheral circuit region of the semiconductor substrate using the first and second hard mask layer patterns, respectively; Forming a first sidewall oxide film on the semiconductor substrate exposed by the first and second trenches; Performing N 2 annealing on the cell region using a mask layer pattern covering the peripheral circuit region to accumulate nitrogen on the surface of the first sidewall oxide layer in the first trench; And removing the mask layer pattern and performing thermal oxidation to form a second sidewall oxide layer on the first sidewall oxide layer in the second trench of the peripheral circuit region.

본 발명에 있어서, 상기 제1 트랜치 내의 제1 측벽산화막 및 제2 트랜치 내의 제2 측벽산화막 위에 라이너질화막 및 라이너산화막을 순차적으로 형성하는 단계; 상기 제1 트랜치 및 제2 트랜치 내부를 매립절연막으로 매립시키는 단계; 및 상기 하드마스크막패턴을 제거하는 단계를 더 포함하는 것이 바람직하다.In the present invention, the step of sequentially forming a liner nitride film and a liner oxide film on the first sidewall oxide film in the first trench and the second sidewall oxide film in the second trench; Filling the inside of the first trench and the second trench with a buried insulating film; And removing the hard mask film pattern.

상기 제1 측벽산화막은 열산화방법을 사용하여 30-100Å의 두께로 형성하는 것이 바람직하다.The first sidewall oxide film is preferably formed to a thickness of 30-100 kPa using a thermal oxidation method.

상기 N2 어닐링은 600℃ 이하의 저온에서 수행하는 것이 바람직하다.The N 2 annealing is preferably performed at a low temperature of 600 ℃ or less.

상기 제2 측벽산화막은 30-100Å의 두께로 형성하는 것이 바람직하다.The second sidewall oxide film is preferably formed to a thickness of 30-100 kPa.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 4 내지 도 8은 본 발명에 따른 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 8 are cross-sectional views illustrating a method of forming a trench isolation layer according to the present invention.

먼저 도 4를 참조하면, 셀영역 및 주변회로영역을 갖는 반도체기판(200) 위에 소자분리용 트랜치 형성을 위한 하드마스크막(210)을 형성한다. 상기 하드마스크막(210)은 버퍼산화막(211) 및 패드질화막(212)이 순차적으로 적층된 구조를 갖는다. 다음에 하드마스크막(210) 위에 포토레지스트막패턴(220)을 형성한다. 이 포토레지스트막패턴(220)은, 셀영역의 소자분리영역에 대응하는 하드마스크막(210) 표면을 노출시키고, 또한 주변회로영역의 소자분리영역에 대응하는 하드마스크막(210) 표면을 노출시킨다.First, referring to FIG. 4, a hard mask layer 210 is formed on a semiconductor substrate 200 having a cell region and a peripheral circuit region to form a trench for device isolation. The hard mask film 210 has a structure in which a buffer oxide film 211 and a pad nitride film 212 are sequentially stacked. Next, a photoresist film pattern 220 is formed on the hard mask film 210. The photoresist film pattern 220 exposes the surface of the hard mask film 210 corresponding to the device isolation region of the cell region and exposes the surface of the hard mask film 210 corresponding to the device isolation region of the peripheral circuit region. Let's do it.

다음에 도 5를 참조하면, 상기 포토레지스트막패턴(도 4의 220)을 식각마스크로 한 식각으로 하드마스크막(도 4의 210)의 노출부분을 제거하여, 셀영역의 제1 하드마스크막패턴(310) 및 주변회로영역의 제2 하드마스크막패턴(320)을 형성한다. 제1 하드마스크막패턴(310)은 제1 버퍼산화막패턴(311) 및 제1 패드질화막패턴(312)이 순차적으로 적층되는 구조를 가진다. 제2 하드마스크막패턴(320)은 제2 버퍼산화막패턴(321) 및 제2 패드질화막패턴(322)이 순차적으로 적층되는 구조를 갖는다. 상기 제1 하드마스크막패턴(310)에 의해 셀영역 내의 소자분리영역은 노출되고, 제2 하드마스크막패턴(320)에 의해 주변회로영역 내의 소자분리영역은 노출된 다. 다음에 상기 포토레지스트막패턴(도 4의 220)과 제1 및 제2 하드마스크막패턴(310, 320)을 식각마스크로 한 건식식각으로 반도체기판(200)의 노출부분을 일정 깊이로 식각하여 셀영역 및 주변회로영역에 각각 제1 트랜치(331) 및 제2 트랜치(332)를 형성한다. 제1 트랜치(331) 및 제2 트랜치(332)를 형성한 후에는 상기 포토레지스트막패턴(도 4의 220)을 제거한다.Next, referring to FIG. 5, an exposed portion of the hard mask film 210 of FIG. 4 is removed by etching using the photoresist film pattern 220 of FIG. 4 as an etch mask to form a first hard mask film of the cell region. The pattern 310 and the second hard mask layer pattern 320 of the peripheral circuit region are formed. The first hard mask layer pattern 310 has a structure in which the first buffer oxide layer pattern 311 and the first pad nitride layer pattern 312 are sequentially stacked. The second hard mask film pattern 320 has a structure in which the second buffer oxide film pattern 321 and the second pad nitride film pattern 322 are sequentially stacked. The device isolation region in the cell region is exposed by the first hard mask layer pattern 310, and the device isolation region in the peripheral circuit region is exposed by the second hard mask layer pattern 320. Next, the exposed portion of the semiconductor substrate 200 is etched to a predetermined depth by dry etching using the photoresist layer pattern 220 (see FIG. 4) and the first and second hard mask layer patterns 310 and 320 as an etch mask. The first trench 331 and the second trench 332 are formed in the cell region and the peripheral circuit region, respectively. After the first trench 331 and the second trench 332 are formed, the photoresist film pattern 220 of FIG. 4 is removed.

다음에 도 6을 참조하면, 제1 트랜치(331) 및 제2 트랜치(332)에 의해 노출된 반도체기판(200) 위에 제1 측벽산화막(341)을 형성한다. 제1 측벽산화막(341)은 열산화방법을 사용하여 대략 30-100Å의 두께로 형성한다. 다음에 셀영역은 노출시키고 주변회로영역은 차단하는 마스크막패턴(350)을 형성한다. 이 마스크막패턴(350)은 포토레지스트막으로 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, N2 어닐링(annealing)을 수행하여 셀영역에서 노출되어 있는 제1 측벽산화막(341) 표면에 질소(N) 성분이 축적(file-up)되도록 한다. 상기 N2 어닐링은 600℃ 이하의 저온에서 수행한다. N2 어닐링을 수행한 후에는 상기 마스크막패턴(350)을 제거한다.Next, referring to FIG. 6, a first sidewall oxide layer 341 is formed on the semiconductor substrate 200 exposed by the first trench 331 and the second trench 332. The first sidewall oxide film 341 is formed to a thickness of approximately 30-100 kPa using a thermal oxidation method. Next, a mask layer pattern 350 is formed to expose the cell region and to block the peripheral circuit region. The mask film pattern 350 may be formed as a photoresist film. Next, as indicated by the arrows in the figure, N 2 annealing is performed to accumulate nitrogen (N) components on the surface of the first sidewall oxide film 341 exposed in the cell region. The N 2 annealing is carried out at a low temperature of less than 600 ℃. After the N 2 annealing is performed, the mask layer pattern 350 is removed.

다음에 도 7을 참조하면, 열산화를 수행하여 주변회로영역의 제2 트랜치(332) 내에서 노출되어 있는 제1 측벽산화막(341) 위에 제2 측벽산화막(342)을 형성한다. 이 과정에서, 셀영역의 제1 트랜치(331) 내에서 노출되어 있는 제1 측벽산화막(341) 위에는 더 이상의 산화막이 형성되지 않는데, 그 이유는 앞선 공정인 N2 어닐링에 의해 셀영역의 제1 측벽산화막(341) 위에는 질소(N) 성분이 축적되어 있 기 때문이다. 따라서 셀영역의 제1 트랜치(331) 내에는 제1 측벽산화막(341) 만이 형성되고, 주변회로영역의 제2 트랜치(332) 내에는 제1 측벽산화막(341) 및 제2 측벽산화막(342)이 순차적으로 적층되는 구조가 형성된다. 상기 제2 측벽산화막(342)의 두께는 대략 30-100Å이 되도록 한다. 그러면 셀영역 내에는 제1 측벽산화막(341)만의 두께인 대략 30-100Å 두께의 측벽산화막이 형성되고, 주변회로영역 내에는 제1 측벽산화막(341)과 제2 측벽산화막(342) 전체 두께인 대략 60-200Å 두께의 측벽산화막이 형성된다.Next, referring to FIG. 7, thermal oxidation is performed to form a second sidewall oxide layer 342 on the first sidewall oxide layer 341 exposed in the second trench 332 of the peripheral circuit region. In this process, no further oxide film is formed on the first sidewall oxide film 341 exposed in the first trench 331 of the cell region, because the first process of the cell region is performed by N 2 annealing. This is because nitrogen (N) component is accumulated on the sidewall oxide film 341. Accordingly, only the first sidewall oxide layer 341 is formed in the first trench 331 of the cell region, and the first sidewall oxide layer 341 and the second sidewall oxide layer 342 are formed in the second trench 332 of the peripheral circuit region. This sequentially stacked structure is formed. The thickness of the second sidewall oxide film 342 is approximately 30-100 kPa. Then, in the cell region, a sidewall oxide film having a thickness of approximately 30-100 Å, which is only a thickness of the first sidewall oxide film 341, is formed. A sidewall oxide film of approximately 60-200 microns thick is formed.

다음에 도 8을 참조하면, 제1 트랜치(331) 내의 제1 측벽산화막(341) 및 제2 트랜치(332) 내의 제2 측벽산화막(342) 위에 라이너질화막(361, 362) 및 라이너산화막(미도시)을 순차적으로 형성한다. 그리고 제1 트랜치(331) 및 제2 트랜치(332)가 매립되도록 전면에 매립절연막(371, 372)을 형성한 후, 제1 및 제2 하드마스크막패턴(310, 320) 표면이 노출되도록 평탄화를 수행한다. 상기 매립과정에서 상대적으로 폭이 좁은 셀영역 내에는 측벽산화막의 두께가 상대적으로 얇으므로 양호한 매립특성을 나타낼 수 있다. 다음에 노출된 제1 및 제2 하드마스크막패턴(310, 320)을 제거한다.Referring next to FIG. 8, liner nitride films 361 and 362 and liner oxide films (not shown) are formed on the first sidewall oxide film 341 in the first trench 331 and the second sidewall oxide film 342 in the second trench 332. C) is formed sequentially. Then, the buried insulating films 371 and 372 are formed on the entire surface of the first trench 331 and the second trench 332 to be filled, and then planarized to expose the surfaces of the first and second hard mask layer patterns 310 and 320. Perform In the embedding process, the thickness of the sidewall oxide layer is relatively thin in the relatively narrow cell region, thereby exhibiting good embedding characteristics. Next, the exposed first and second hard mask layer patterns 310 and 320 are removed.

지금까지 설명한 바와 같이, 본 발명에 따른 트랜치 소자분리막 형성방법에 의하면, 셀영역 및 주변회로영역에 제1 측벽산화막을 형성한 후, 셀영역에만 제1 측벽산화막 표면에 질소가 축적되도록 한 상태에서 열산화를 수행하여 제2 측벽산화막을 형성함으로써, 셀영역에는 제1 측벽산화막만이 배치되고, 주변회로영역에는 제1 측벽산화막 및 제2 측벽산화막이 순차적으로 배치되어, 셀영역에서는 상대적으로 얇은 측벽산화막으로 인해 매립특성을 향상시킬 수 있고, 주변회로영역에서는 상대적으로 두꺼운 측벽산화막으로 인해 HEIP 현상의 발생을 억제할 수 있다는 이점이 제공된다.As described above, according to the trench isolation layer forming method of the present invention, after the first sidewall oxide film is formed in the cell region and the peripheral circuit region, nitrogen is accumulated on the surface of the first sidewall oxide layer only in the cell region. By thermally oxidizing to form the second sidewall oxide film, only the first sidewall oxide film is disposed in the cell region, and the first sidewall oxide film and the second sidewall oxide film are sequentially disposed in the peripheral circuit region, and relatively thin in the cell region. The buried property can be improved due to the sidewall oxide film, and the generation of HEIP phenomenon can be suppressed due to the relatively thick sidewall oxide film in the peripheral circuit region.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (5)

반도체기판의 셀영역 및 주변회로영역 위에 각각 제1 및 제2 하드마스크막패턴을 형성하는 단계;Forming first and second hard mask film patterns on the cell region and the peripheral circuit region of the semiconductor substrate, respectively; 상기 제1 및 제2 하드마스크막패턴을 이용하여 상기 반도체기판의 셀영역 및 주변회로영역에 각각 제1 및 제2 트랜치를 형성하는 단계;Forming first and second trenches in the cell region and the peripheral circuit region of the semiconductor substrate using the first and second hard mask layer patterns, respectively; 상기 제1 및 제2 트랜치에 의해 노출된 반도체기판 위에 제1 측벽산화막을 형성하는 단계;Forming a first sidewall oxide film on the semiconductor substrate exposed by the first and second trenches; 상기 주변회로영역을 덮는 마스크막패턴을 이용하여 상기 셀영역에 N2 어닐링을 수행하여 상기 제1 트랜치내의 제1 측벽산화막 표면에 질소를 축적하는 단계; 및Performing N 2 annealing on the cell region using a mask layer pattern covering the peripheral circuit region to accumulate nitrogen on the surface of the first sidewall oxide layer in the first trench; And 상기 마스크막패턴을 제거한 후 열산화를 수행하여 상기 주변회로영역의 제2 트랜치내의 제1 측벽산화막 위에 제2 측벽산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜치 소자분리막 형성방법.And forming a second sidewall oxide layer on the first sidewall oxide layer in the second trench of the peripheral circuit region by removing the mask layer pattern and performing thermal oxidation. 제1항에 있어서,The method of claim 1, 상기 제1 트랜치 내의 제1 측벽산화막 및 제2 트랜치 내의 제2 측벽산화막 위에 라이너질화막 및 라이너산화막을 순차적으로 형성하는 단계;Sequentially forming a liner nitride film and a liner oxide film on the first sidewall oxide film in the first trench and the second sidewall oxide film in the second trench; 상기 제1 트랜치 및 제2 트랜치 내부를 매립절연막으로 매립시키는 단계; 및Filling the inside of the first trench and the second trench with a buried insulating film; And 상기 제1 및 제2 하드마스크막패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 트랜치 소자분리막 형성방법.And removing the first and second hard mask layer patterns. 제1항에 있어서,The method of claim 1, 상기 제1 측벽산화막은 열산화방법을 사용하여 30-100Å의 두께로 형성하는 것을 특징으로 하는 트랜치 소자분리막 형성방법.The first sidewall oxide film is a trench device isolation film forming method, characterized in that to form a thickness of 30-100Å by the thermal oxidation method. 삭제delete 제1항에 있어서,The method of claim 1, 상기 제2 측벽산화막은 30-100Å의 두께로 형성하는 것을 특징으로 하는 트랜치 소자분리막 형성방법.The second sidewall oxide film is a trench device isolation film forming method, characterized in that formed to a thickness of 30-100Å.
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