KR20030001965A - Method for fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 소자 분리막 모서리의 모우트(moat)에 의한 누설전류를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing a leakage current caused by a moat at the edge of the device isolation layer.
일반적으로, 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하기 때문이다.Generally, semiconductor devices formed on silicon wafers include device isolation regions for electrically separating individual circuit patterns. In particular, as semiconductor devices have been highly integrated and miniaturized, research into not only the size of each individual device but also the device isolation region has been actively conducted. The reason for this is that the formation of the device isolation region is an initial step in all the manufacturing steps, and depends on the size of the active area and the process margin of the post processing step.
일반적으로, 반도체 장치의 제조에 널리 이용되는 로코스(LOCOS) 소자 분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.In general, the LOCOS device isolation method widely used in the manufacture of semiconductor devices has an advantage in that the process is simple. However, in the case of highly integrated semiconductor devices of 256M DRAM or more, the width of the device isolation region decreases as the width of the BuCOS device is increased. The limit is reached due to the punch-through and the thickness reduction of the device isolation layer caused by the Beak.
따라서, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트랜치를 이용한 소자 분리 방법, 예컨대 섈로우 트랜치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.Therefore, a device isolation method using a trench, such as a shallow trench isolation method (STI), has been proposed as a technique suitable for device isolation of highly integrated semiconductor devices.
이하, 종래 기술에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.
종래 기술에 따른 반도체 소자의 제조 방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1)상에 패드 산화막(3) 및 패드 질화막(5)을 형성한 후, 포토리소그래피 공정기술을 이용한 마스크 공정 및 식각 공정을 진행하여 상기 패드 질화막(5),패드 산화막(3) 및 실리콘 기판(1)을 선택적으로 제거하여 소자 분리용 트렌치(6)를 형성한 다음, 상기 트랜치(6)를 포함한 실리콘 기판 전면상에 트랜치 매립용 산화막(7)을 형성한다.In the method of manufacturing a semiconductor device according to the prior art, as shown in FIG. 1A, after forming a pad oxide film 3 and a pad nitride film 5 on a silicon substrate 1, a mask process using a photolithography process technology And etching the pad nitride film 5, the pad oxide film 3, and the silicon substrate 1 to form an isolation trench 6, after which the silicon nitride including the trench 6 is formed. A trench filling oxide film 7 is formed on the entire surface.
이어서, 도 1b에 도시된 바와 같이, 상기 트랜치 매립용 산화막(7)을 화학적 기계적 연마 공정을 통하여 평탄화시킨 후 상기 패드 질화막(5)을 제거한다.Subsequently, as illustrated in FIG. 1B, the trench buried oxide film 7 is planarized through a chemical mechanical polishing process, and then the pad nitride film 5 is removed.
그 다음, 도 1c에 도시된 바와 같이, 상기 패드 산화막(3)까지 제거한다.Then, as shown in FIG. 1C, the pad oxide film 3 is removed.
이어서, 도 1d에 도시된 바와 같이, 전체 구조의 상면에 게이트 산화막(9) 및 폴리실리콘층(11)을 형성하고, 이후 예정된 공정을 진행하여 반도체 소자를 완성한다.Subsequently, as shown in FIG. 1D, the gate oxide film 9 and the polysilicon layer 11 are formed on the upper surface of the entire structure, and then a predetermined process is performed to complete the semiconductor device.
그러나, 상기 종래 기술에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있다.However, there is the following problem in the method of manufacturing a semiconductor device according to the prior art.
종래 기술에 있어서는 섈로우 트렌치 분리(STI) 공정시 화학적 기계적 연마 공정후 패드 질화막 제거 공정까지 진행하면, 도 1c에 도시된 바와 같이, 후속하는 세정 공정에 의한 상기 트렌치 매립용 산화막의 손실이 발생한다.In the prior art, when the pad trench isolation (STI) process proceeds to the pad nitride film removal process after the chemical mechanical polishing process, as shown in FIG. .
따라서, 상기 산화막의 손실을 고려하여 도1b의 "h"만큼의 높이, 예를 들어 약 300Å 정도 높게 조절하지만 세정 공정에 의해 상기 산화막(7b)의 손실로 도 1c의 "A"와 같은 모우트 프로파일(MOAT PROFILE)이 발생하게 된다.Therefore, in consideration of the loss of the oxide film, the height as high as "h" of FIG. A profile (MOAT PROFILE) will be generated.
이러한 모우트 프로파일 부분은 전계에 취약한 부분이 되어 소자의 문턱전압이 이중으로 나타나 동작전압 이하에서도 턴온되는 험프(HUMP) 특성을 유발하고,도 1d의 "B"와 같은 마이크로 브릿지(MICRO BRIDGE)를 유발하여 접합누설전류(JUNCTION LEAKAGE CURRENT)를 증가시키는 문제가 있다.The moat profile part becomes a vulnerable part of the electric field, and the threshold voltage of the device is double, causing the hump characteristic to be turned on even under the operating voltage, and the micro bridge (MICRO BRIDGE) as shown in "B" of FIG. There is a problem to increase the junction leakage current (JUNCTION LEAKAGE CURRENT).
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 트렌치 모서리에서의 산화막 손실을 방지하여 모우트 프로파일 발생을 억제시키고, 마이크로 브릿지 현상 및 접합누설전류의 증가를 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.Accordingly, the present invention has been made to solve the problems of the prior art, the object of the present invention is to prevent the loss of oxide film in the trench corners to suppress the generation of the moat profile, and to increase the micro bridge phenomenon and increase the junction leakage current It is to provide a method of manufacturing a semiconductor device that can be prevented.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조 방법에 있어서, 트렌치 소자 분리를 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining trench device isolation in a conventional method of manufacturing a semiconductor device.
도 2a 내지 도 2h는 본 발명의 반도체 소자의 제조 방법에 있어서, 트렌치 소자 분리를 설명하기 위한 공정별 단면도.2A to 2H are cross-sectional views of steps for explaining trench device isolation in the method of manufacturing a semiconductor device of the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
11:실리콘 기판 13,13a:제1산화막11: silicon substrate 13, 13a: first oxide film
15,15a:패드 질화막16,16a:감광막15, 15a: pad nitride film 16, 16a: photosensitive film
17:절연물질층18:스페이서17: insulating layer 18: spacer
19:트렌치21,21a,21b:제2산화막19: trench 21, 21a, 21b: second oxide film
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 제1산화막 및 패드 질화막을 형성하는 단계; 상기 반도체 기판의 표면의 일부를 노출시키도록 상기 패드 질화막 및 제1산화막을 선택적으로 제거하여 패드 질화막 패턴 및 제1산화막 패턴을 형성하는 단계; 상기 노출된 반도체 기판 표면을 포함한 전체 구조의 상면에 절연물질층을 형성하는 단계; 상기 절연물질층을 선택적으로 제거하여 상기 패드 질화막 패턴 및 제1산화막 패턴 측면에 스페이서를 형성하는 단계; 상기 스페이서 및 패드 질화막 패턴을 마스크로 상기 노출된 반도체 기판 표면을 선택적으로 제거하여 상기 반도체 기판내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 결과물 상면에 제2산화막을 형성하여 상기 트렌치를 매립하는 단계; 상기 제2산화막을 화학적 기계적 연마하여 상기 패드 질화막 패턴 표면을 노출시키도록 선택적으로 제거하는 단계; 및 상기 제1산화막 패턴 및 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.In accordance with another aspect of the present invention, a method of manufacturing a semiconductor device includes: forming a first oxide film and a pad nitride film on a semiconductor substrate; Selectively removing the pad nitride film and the first oxide film to expose a portion of the surface of the semiconductor substrate to form a pad nitride film pattern and a first oxide film pattern; Forming an insulating material layer on an upper surface of the entire structure including the exposed semiconductor substrate surface; Selectively removing the insulating material layer to form spacers on side surfaces of the pad nitride layer pattern and the first oxide layer pattern; Selectively removing the exposed surface of the semiconductor substrate with the spacer and pad nitride layer pattern as a mask to form a trench in the semiconductor substrate; Filling the trench by forming a second oxide layer on an upper surface of the resultant including the trench; Selectively removing the second oxide film to expose the pad nitride film pattern surface by chemical mechanical polishing; And removing the first oxide layer pattern and the spacer.
이하, 본 발명에 따른 반도체 소자의 제조 방법을 첨부한 도면을 참조하여상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 2h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.2A to 2H are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.
본 발명에 따른 반도체 소자의 제조 방법은, 도 2a에 도시된 바와 같이, 먼저 실리콘 기판(11)상에 버퍼 역할을 하는 제1산화막(13)과 산화억제용 패드 질화막(23)을 순차적으로 형성한 다음, 상기 패드 질화막(15) 상부에 감광막(16)을 도포한다.In the method of manufacturing a semiconductor device according to the present invention, as shown in FIG. 2A, first, a first oxide film 13, which serves as a buffer, and an oxidation inhibiting pad nitride film 23 are sequentially formed on a silicon substrate 11. Next, a photosensitive film 16 is coated on the pad nitride film 15.
그 다음, 도 2b에 도시된 바와 같이, 소자 분리 예정 영역을 형성하기 위해 포토리소그래피 공정기술을 이용한 노광 및 현상 공정을 통해 상기 감광막(16)을 선택적으로 패터닝하여 감광막 패턴(16a)을 형성한다. 이어서, 상기 감광막 패턴(16a)을 식각 마스크로 상기 패드 질화막(15) 및 패드 산화막(13)을 식각하여 상기 실리콘 기판(11)의 일부가 노출되도록 패드 질화막 패턴(15a) 및 제1산화막 패턴(13a)을 형성한다.Next, as illustrated in FIG. 2B, the photoresist layer 16 is selectively patterned through an exposure and development process using a photolithography process technology to form a device isolation region, thereby forming the photoresist pattern 16a. Subsequently, the pad nitride layer 15 and the pad oxide layer 13 are etched using the photoresist layer pattern 16a as an etch mask to expose a portion of the silicon substrate 11 to expose the pad nitride layer pattern 15a and the first oxide layer pattern ( 13a).
그 다음, 도 2c에 도시된 바와같이, 상기 감광막 패턴(16a)을 제거한 후, 상기 노출된 반도체 기판(11) 표면을 포함한 전체 구조의 상면에 질화막과 같은 스페이서용 절연물질층(17)을 증착한다.Next, as shown in FIG. 2C, after removing the photoresist pattern 16a, an insulating layer 17 for spacers such as a nitride film is deposited on the upper surface of the entire structure including the exposed surface of the semiconductor substrate 11. do.
이어서, 도 2d에 도시된 바와 같이, 상기 스페이서용 절연물질층(17)을 식각하여 상기 패드 질화막 패턴(15a) 및 제1산화막 패턴(13a)의 측면에 스페이서(18)를 형성한다.Subsequently, as shown in FIG. 2D, the spacer insulating layer 17 is etched to form spacers 18 on the side surfaces of the pad nitride layer pattern 15a and the first oxide layer pattern 13a.
그 다음, 도 2e에 도시된 바와 같이, 상기 스페이서(18) 및 패드 질화막 패턴(15a)을 마스크로 상기 노출된 반도체 기판(11) 표면을 식각하여 트렌치(19)를 형성한다.Next, as shown in FIG. 2E, the surface of the exposed semiconductor substrate 11 is etched using the spacer 18 and the pad nitride layer pattern 15a as a mask to form a trench 19.
이어서, 도 2f에 도시된 바와 같이, 상기 트렌치(19)를 포함한 전체 구조의 상면에, 예를 들어, 고밀도 플라즈마 산화막(HDP OXIDE)과 같은 제2산화막(21)을 형성하여 상기 트렌치(19)를 매립한다.Subsequently, as shown in FIG. 2F, a second oxide film 21 such as, for example, a high density plasma oxide film (HDP OXIDE) is formed on the top surface of the entire structure including the trench 19 to form the trench 19. Landfill.
그 다음, 도 2g에 도시된 바와 같이, 상기 제2산화막(21)을 화학적 기계적 연마 공정을 통해 선택적으로 제거하여 평탄화된 제2산화막 패턴(21a)을 형성한 후, 상기 제1산화막 패턴(13a) 표면이 노출되도록 상기 패드 질화막 패턴(15a)을 제거한다.Next, as shown in FIG. 2G, the second oxide layer 21 is selectively removed through a chemical mechanical polishing process to form a planarized second oxide layer pattern 21a, and then the first oxide layer pattern 13a. The pad nitride layer pattern 15a is removed to expose the surface.
이어서, 도 2h에 도시된 바와 같이, 게이트 산화막(미도시) 형성전에 세정 공정 등을 통해 상기 제1산화막 패턴(13a) 및 스페이서(18)를 제거하여 모우트(MOAT) 발생이 없는 제2산화막(21b)을 완성한다.Subsequently, as shown in FIG. 2H, the first oxide layer pattern 13a and the spacer 18 may be removed by a cleaning process or the like before forming the gate oxide layer (not shown) to prevent the occurrence of MOAT. Complete 21b.
그 다음, 도면에는 도시하지 않았지만, 게이트 산화막 및 게이트 형성 공정 등 예정된 공정을 진행하여 반도체 소자를 완성한다.Next, although not shown in the figure, a predetermined process such as a gate oxide film and a gate forming process is performed to complete the semiconductor device.
이때, 상기 스페이서(18)는 상기 패드 질화막 패턴(18)의 두께에 의해 결정되며, 그 두께는 게이트 형성시 까지의 공정에 의해 상기 스페이서(18)가 제거될 수 있는 두께로 정의한다.In this case, the spacer 18 is determined by the thickness of the pad nitride layer pattern 18, and the thickness is defined as a thickness at which the spacer 18 can be removed by a process until the gate is formed.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.Various embodiments can be easily implemented as well as self-explanatory to those skilled in the art without departing from the principles and spirit of the present invention. Accordingly, the claims appended hereto are not limited to those already described above, and the following claims are intended to cover all of the novel and patented matters inherent in the invention, and are also common in the art to which the invention pertains. Includes all features that are processed evenly by the knowledgeable.
이상에서 살펴 본 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.As described above, the method of manufacturing a semiconductor device according to the present invention has the following effects.
본 발명에 있어서는 트렌치 모서리 부분에서의 모우트 프로파일이 발생되지 않으므로, 이에 의한 험프 현상 및 마이크로 브릿지로 인한 접합누설전류 증가가 억제된다.In the present invention, since no moat profile at the corners of the trench is generated, an increase in junction leakage current due to the hump phenomenon and the micro bridge is suppressed.
따라서, 본 발명에 따른 반도체 소자의 제조 방법에 의하면 전기적 특성 및 신뢰성이 우수한 반도체 소자를 제조할 수 있다.Therefore, according to the method for manufacturing a semiconductor device according to the present invention, a semiconductor device having excellent electrical characteristics and reliability can be manufactured.
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2001
- 2001-06-28 KR KR1020010037838A patent/KR20030001965A/en not_active Application Discontinuation
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