KR101059810B1 - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- KR101059810B1 KR101059810B1 KR1020040038322A KR20040038322A KR101059810B1 KR 101059810 B1 KR101059810 B1 KR 101059810B1 KR 1020040038322 A KR1020040038322 A KR 1020040038322A KR 20040038322 A KR20040038322 A KR 20040038322A KR 101059810 B1 KR101059810 B1 KR 101059810B1
- Authority
- KR
- South Korea
- Prior art keywords
- nitride film
- film
- oxide film
- forming
- pad
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 4
- 239000000463 material Substances 0.000 abstract description 4
- 238000004140 cleaning Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 6
- -1 spacer nitride Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910003915 SiCl2H2 Inorganic materials 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 소자의 특성 저하를 방지하기 위한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 상기 필드영역을 노출시키는 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물 상에 산화막 및 제1질화막을 차례로 형성하는 단계; 상기 결과물 전면에 상기 트렌치를 매립시키도록 매립산화막을 형성하는 단계; 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형성하는 단계; 상기 패드질화막을 제거함과 동시에 상기 잔류된 제1질화막의 일부를 식각하는 단계; 상기 패드산화막을 제거함과 동시에 상기 잔류된 산화막의 일부를 제거하는 단계; 상기 결과의 기판의 액티브영역 상에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함한 기판 전면에 제2질화막을 형성하는 단계; 및 상기 제2질화막을 식각하여 상기 플로팅 게이트의 양측벽에 제1스페이서를 형성함과 동시에, 상기 소자분리막의 상부 측벽에 상기 잔류된 제1질화막과 연결되는 제2스페이서를 형성하는 단계를 포함한다. The present invention discloses a method for manufacturing a semiconductor device for preventing the deterioration of device characteristics. The disclosed method comprises the steps of providing a silicon substrate having active and field regions defined therein; Sequentially forming a pad oxide film and a pad nitride film exposing the field region on the silicon substrate; Etching a field region of the exposed substrate to form a trench; Sequentially forming an oxide film and a first nitride film on the substrate resultant; Forming a buried oxide film to fill the trench in the entire surface of the resultant material; Forming a device isolation film by CMP the resultant material until the pad nitride film is exposed; Removing the pad nitride film and etching a portion of the remaining first nitride film; Removing a portion of the remaining oxide film while simultaneously removing the pad oxide film; Forming a floating gate on an active region of the resulting substrate; Forming a second nitride film on an entire surface of the substrate including the floating gate; And etching the second nitride film to form first spacers on both sidewalls of the floating gate, and simultaneously forming second spacers connected to the remaining first nitride film on an upper sidewall of the device isolation layer. .
Description
도 1a 내지 도 1f는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1F are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도.2 is a cross-sectional view for explaining a problem according to the prior art.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3G are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
30 : 실리콘 기판 31 : 패터닝후 잔류된 패드산화막30
32 : 패터닝후 잔류된 패드질화막 33 : 트렌치32: pad nitride film remaining after patterning 33: trench
34 : 열산화막 35 : TEOS 산화막34: thermal oxide film 35: TEOS oxide film
36 : 제1질화막 37 : 매립산화막36: first nitride film 37: buried oxide film
35a : 씨엠피후 잔류된 TEOS 산화막 36a : 씨엠피후 잔류된 제1질화막35a: TEOS oxide film remaining after
35b : 세정 공정후 잔류된 TEOS 산화막 36b : 식각후 잔류된 제1질화막35b: TEOS oxide film remaining after
37a : 소자분리막 38 : 터널산화막37a: device isolation layer 38: tunnel oxide layer
39 : 폴리실리콘막 40 : 하드마스크막39
41 : 플로팅 게이트 42 : 제2질화막 41: floating gate 42: second nitride film
42a : 제1스페이서 42b : 제2스페이서
42a:
A : 라운딩A: rounding
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 특성 저하를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing the deterioration of device characteristics.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다. With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage in that a leakage current is generated while increasing the area of the device isolation film.
따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서, 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다. Therefore, instead of the method of forming a device isolation film by the LOCOS process, a method of forming a device isolation film using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics has been proposed. The device is an STI process to form a device isolation film.
도 1a 내지 도 1f는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1A to 1F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the related art.
상기 STI 공정을 적용한 종래의 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1f를 참조하여 간략하게 설명하면 다음과 같다. A method of manufacturing a conventional semiconductor device to which the STI process is applied will be briefly described with reference to FIGS. 1A to 1F.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(10) 상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한다. 이어서, 상기 기판(10)의 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝한다. 다음으로, 상기 노출된 기판(10)의 필드영역을 식각하여 소정 깊이의 트렌치(13)를 형성한다. 이때, 도 1a에서 미설명된 도면부호 11은 패터닝후 잔류된 패드산화막을 나타낸 것이고, 12는 패터닝후 잔류된 패드질화막을 나타낸 것이다. In the conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, first, a pad oxide film (not shown) and a pad are formed on a
그런다음, 도 1b에 도시된 바와 같이, 상기 트렌치(13)의 상부 코너(Top Corner)를 라운딩(Rounding)(A)시키도록 상기 트렌치(13) 표면에 열산화막(14)을 형성한다. 계속해서, 상기 트렌치(13)를 매립시키도록 상기 결과의 구조 전면에 매립산화막(15)을 형성한다. 이때, 상기 매립산화막(15)으로는 HDP(High Density Plasma) 산화막을 이용한다. Then, as illustrated in FIG. 1B, a
그리고나서, 도 1c에 도시된 바와 같이, 상기 패드질화막이 노출될 때까지 상기 매립산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 소자분리막(15a)을 형성한다. 이어, 상기 패드질화막을 제거한다. 그런 후에, 세정 공정을 실시하여 상기 패드산화막을 제거한다. 이때, 상기 세정 공정은 H20와 HF가 19:1의 비율로 혼합된 용액(이하, HF 용액이라 칭함)을 이용하여 35초 동안 실시한다. Then, as shown in FIG. 1C, the buried oxide layer is chemically mechanically polished (CMP) until the pad nitride layer is exposed to form the
그런후에, 도 1d에 도시된 바와 같이, 상기 실리콘 기판(10) 상에 터널(Tunnel)산화막(16)을 형성한 다음, 상기 결과물의 액티브영역 상에 폴리실리콘막(17) 및 하드마스크(Hard Mask)막(18)이 차례로 적층된 구조를 갖는 플로팅 게이트(Floating Gate)(19)를 형성한다. Then, as shown in FIG. 1D, a
이어서, 도 1e에 도시된 바와 같이, 상기 플로팅 게이트(19)를 포함한 기판 전면에 플로팅 게이트의 스페이서용 질화막(20)을 형성한다. Subsequently, as shown in FIG. 1E, a
이후, 도 1f에 도시된 바와 같이, 상기 스페이서용 질화막을 식각하여 상기 플로팅 게이트(19)의 양측벽에 플로팅 게이트 스페이서(20a)를 형성한다.1F, the nitride film for spacers is etched to form
그러나, 전술한 바와 같은 종래의 기술에 따르면 다음과 같은 문제점이 발생된다. 도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도이다.However, according to the prior art as described above, the following problems occur. 2 is a cross-sectional view illustrating a problem according to the prior art.
종래의 기술에서는, 도 2에 도시된 바와 같이, 상기 패드산화막을 제거하기 위한 HF 용액을 이용한 세정 공정이 진행됨에 따라, 상기 소자분리막(15a) 상부 코너부의 매립산화막, 즉, HDP 산화막이 과도하게 침식되어 모트(Moat)(M)가 발생하게 된다. 따라서, 이후의 플로팅 게이트의 스페이서용 질화막 식각 공정시, 상기 스페이서용 질화막이 상기 모트(M) 발생부분인 상기 소자분리막(15a)의 상부 측벽에 잔류하게 된다. 이때, 상기 식각후 잔류된 스페이서용 질화막(B)이 후속의 세정 공정에 의해 떨어져 나가게 되면 액티브영역을 오염시켜 소자의 특성을 저하시키게 된다. In the related art, as shown in FIG. 2, as the cleaning process using the HF solution for removing the pad oxide film proceeds, the buried oxide film of the upper corner portion of the
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 플로팅 게이트의 스페이서용 질화막 식각 공정시, 상기 스페이서용 질화막이 소자분리막의 상부 측벽에 잔류된 다음, 후속의 세정 공정에 의해 떨어져 나가 액티브영역을 오염시키는 것을 방지하여, 소자의 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, in the spacer nitride film etching process of the floating gate, the spacer nitride film is left on the upper sidewall of the device isolation film, and then separated by a subsequent cleaning process It is an object of the present invention to provide a method for manufacturing a semiconductor device which can prevent contamination of the active region and prevent the deterioration of device characteristics.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 상기 필드영역을 노출시키는 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물 상에 산화막 및 제1질화막을 차례로 형성하는 단계; 상기 결과물 전면에 상기 트렌치를 매립시키도록 매립산화막을 형성하는 단계; 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막을 형성하는 단계; 상기 패드질화막을 제거함과 동시에 상기 잔류된 제1질화막의 일부를 식각하는 단계; 상기 패드산화막을 제거함과 동시에 상기 잔류된 산화막의 일부를 제거하는 단계; 상기 결과의 기판의 액티브영역 상에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함한 기판 전면에 제2질화막을 형성하는 단계; 및 상기 제2질화막을 식각하여 상기 플로팅 게이트의 양측벽에 제1스페이서를 형성함과 동시에, 상기 소자분리막의 상부 측벽에 상기 잔류된 제1질화막과 연결되는 제2스페이서를 형성하는 단계 를 포함한다. According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: providing a silicon substrate in which an active region and a field region are defined; Sequentially forming a pad oxide film and a pad nitride film exposing the field region on the silicon substrate; Etching a field region of the exposed substrate to form a trench; Sequentially forming an oxide film and a first nitride film on the substrate resultant; Forming a buried oxide film to fill the trench in the entire surface of the resultant material; Forming a device isolation film by CMP the resultant material until the pad nitride film is exposed; Removing the pad nitride film and etching a portion of the remaining first nitride film; Removing a portion of the remaining oxide film while simultaneously removing the pad oxide film; Forming a floating gate on an active region of the resulting substrate; Forming a second nitride film on an entire surface of the substrate including the floating gate; And etching the second nitride film to form first spacers on both sidewalls of the floating gate, and forming a second spacer connected to the remaining first nitride film on an upper sidewall of the device isolation layer. .
여기서, 상기 산화막은 TEOS 산화막으로 이루어지고, 이때, 상기 TEOS 산화막은 650℃ 이상의 온도에서 TEOS와 O2 가스를 이용하여 100Å의 두께로 형성한다. 또한, 상기 제1질화막은 750℃ 이상의 온도에서 NH3와 SiCl2H2의 혼합 가스를 이용하여 100Å의 두께로 형성한다. 그리고, 상기 잔류된 제1질화막의 일부를 식각하는 단계는, 상기 제1질화막을 800Å의 두께만큼 습식 식각한다. Here, the oxide film is made of a TEOS oxide film, wherein the TEOS oxide film is formed to a thickness of 100Å by using TEOS and O2 gas at a temperature of 650 ℃ or more. In addition, the first nitride film is formed to a thickness of 100 kPa using a mixed gas of NH3 and SiCl2H2 at a temperature of 750 ℃ or more. In the etching of the remaining portion of the first nitride film, the first nitride film is wet-etched by a thickness of 800 kPa.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3G are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 3a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(30) 상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한다. 이어서, 상기 기판(30)의 필드영역을 노출시키도록 상기 패드질화막과 패드산화막을 패터닝한다. 다음으로, 상기 노출된 기판(30)의 필드영역을 식각하여 소정 깊이의 트렌치(33)를 형성한다. 이때, 도 3a에서 미설명된 도면부호 31은 패터닝후 잔류된 패드산화막을 나타낸 것이고, 32는 패터닝후 잔류된 패드질화막을 나타낸 것이다. In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 3A, first, a pad oxide layer is formed on a
그런다음, 도 3b에 도시된 바와 같이, 상기 트렌치(33)의 상부 코너를 라운딩(Rounding)(A)시키도록 상기 트렌치(33) 표면에 열산화막(34)을 형성한다. 계속해서, 상기 기판 결과물 상에 TEOS(Tetra Ethyl Ortho Sillicate) 산화막(35)을 형성한다. 이때, 상기 TEOS 산화막(35)은 650℃ 이상의 온도에서 TEOS(Tetra Ethyl Ortho Sillicate)와 O2 가스를 이용하여 100Å의 두께로 형성한다.Then, as illustrated in FIG. 3B, a
그런후에, 상기 TEOS 산화막(35) 상에 제1질화막(36)을 형성한다. 이때, 상기 제1질화막(36)은 750℃ 이상의 온도에서 NH3와 SiCl2H2의 혼합 가스를 이용하여 100Å의 두께로 형성한다. 이어서, 상기 트렌치(33)를 매립시키도록 상기 제1질화막(36) 상에 매립산화막(37)을 형성한다. 이때, 상기 매립산화막(37)으로는 HDP(High Density Plasma) 산화막을 이용한다. Thereafter, a
그리고나서, 도 3c에 도시된 바와 같이, 상기 패드질화막(32)이 노출될 때까지 상기 결과물을 씨엠피하여 소자분리막(37a)을 형성한다. 이때, 도 3c에서 미설명된 도면부호 35a, 36a는 각각 씨엠피후 잔류된 TEOS 산화막, 제1질화막을 나타낸 것이다. 3C, the resultant CMP is formed until the
이어, 도 3d에 도시된 바와 같이, 상기 패드질화막을 제거함과 동시에, 상기 씨엠피후 잔류된 제1질화막의 일부를 식각한다. 이때, 상기 제1질화막을 800Å 두께만큼 습식 식각한다. 여기서, 상기 TEOS 산화막(35a)은 상기 제1질화막을 습식 식각할 때에, 액티브영역으로 과도한 식각이 진행되는 것을 막아주는 역할을 한다. 한편, 도 3d에서 미설명된 도면부호 36b는 식각후 잔류된 제1질화막을 나타낸 것이다.Subsequently, as shown in FIG. 3D, the pad nitride film is removed and a portion of the first nitride film remaining after the CMP is etched. In this case, the first nitride film is wet-etched by 800 mm thick. Here, the
이어서, 도 3e에 도시된 바와 같이, 상기 결과의 기판에 대한 세정 공정을 실시하여 상기 패드산화막을 제거함과 동시에, 상기 소자분리막(37a)의 상부 에지 부에 인접한 TEOS 산화막 부분을 제거한다. 이때, 상기 세정 공정은 HF 용액을 이용하여 35초 동안 실시한다. 한편, 도 3e에서 미설명된 도면부호 35b는 세정 공정후 잔류된 TEOS 산화막을 나타낸 것이다. Subsequently, as shown in FIG. 3E, the resultant substrate is cleaned to remove the pad oxide film, and at the same time, the portion of the TEOS oxide film adjacent to the upper edge portion of the
다음으로, 도 3f에 도시된 바와 같이, 상기 결과의 실리콘 기판(30) 상에 터널산화막(38)을 형성한 다음, 상기 기판 결과물의 액티브영역 상에 폴리실리콘막(39) 및 하드마스크(Hard Mask)막(40)이 차례로 적층된 구조를 갖는 플로팅 게이트(Floating Gate)(41)를 형성한다. 이어서, 상기 플로팅 게이트(41)를 포함한 기판 전면에 스페이서용 질화막인 제2질화막(42)을 형성한다. Next, as shown in FIG. 3F, a
이후, 도 3g에 도시된 바와 같이, 상기 제2질화막을 식각하여 상기 플로팅 게이트(41) 양측벽에 제1스페이서(42a)를 형성함과 동시에, 상기 소자분리막(37a)의 상부 측벽에 상기 식각후 잔류된 제1질화막(36b)과 연결되는 제2스페이서(42b)를 형성한다. 이때, 상기 제2스페이서(42b)는 상기 식각후 잔류된 제1질화막(36b)에 연결 및 고정되므로, 후속의 세정 공정에 의해 떨어져 나가지 않는다. Thereafter, as illustrated in FIG. 3G, the second nitride layer is etched to form
이상에서와 같이, 본 발명은 소자분리막과 기판 사이에 질화막을 개재시킴으로써, 이후의 플로팅 게이트의 스페이서용 질화막 식각 공정시, 상기 소자분리막의 상부 측벽에 잔류되는 상기 플로팅 게이트의 스페이서용 질화막이 상기 소자분리막과 기판 사이에 개재된 질화막에 의해 연결 및 고정된다. 따라서, 상기 소자분리막의 상부 측벽에 잔류되는 상기 플로팅 게이트의 스페이서용 질화막이 후속의 세정 공정에 의해 떨어져 나가서 액티브영역을 오염시키는 것을 막을 수 있다. As described above, according to the present invention, a nitride film is interposed between the device isolation film and the substrate so that the nitride film for the spacer of the floating gate remaining on the upper sidewall of the device isolation film during the subsequent etching process of the nitride film for the spacer of the floating gate is performed. It is connected and fixed by a nitride film interposed between the separator and the substrate. Therefore, the spacer nitride film of the floating gate remaining on the upper sidewall of the device isolation film can be prevented from coming off by a subsequent cleaning process to contaminate the active region.
결국, 본 발명은 소자의 특성 저하를 방지할 수 있다. As a result, the present invention can prevent deterioration of the characteristics of the device.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040038322A KR101059810B1 (en) | 2004-05-28 | 2004-05-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040038322A KR101059810B1 (en) | 2004-05-28 | 2004-05-28 | Method of manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050112885A KR20050112885A (en) | 2005-12-01 |
KR101059810B1 true KR101059810B1 (en) | 2011-08-26 |
Family
ID=37287701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040038322A KR101059810B1 (en) | 2004-05-28 | 2004-05-28 | Method of manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101059810B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020082659A (en) * | 2001-04-25 | 2002-10-31 | 삼성전자 주식회사 | shallow trench isolation method and method for fabricating semiconductor device using the same |
KR20030045216A (en) * | 2001-12-01 | 2003-06-11 | 주식회사 하이닉스반도체 | Method of manufacturing a trench in semiconductor device |
KR20040040035A (en) * | 2002-11-06 | 2004-05-12 | 주식회사 하이닉스반도체 | Method for manufacturing a semiconductor device |
KR20040043954A (en) * | 2002-11-20 | 2004-05-27 | 삼성전자주식회사 | Trench isolation methods of a semiconductor device |
-
2004
- 2004-05-28 KR KR1020040038322A patent/KR101059810B1/en active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020082659A (en) * | 2001-04-25 | 2002-10-31 | 삼성전자 주식회사 | shallow trench isolation method and method for fabricating semiconductor device using the same |
KR20030045216A (en) * | 2001-12-01 | 2003-06-11 | 주식회사 하이닉스반도체 | Method of manufacturing a trench in semiconductor device |
KR20040040035A (en) * | 2002-11-06 | 2004-05-12 | 주식회사 하이닉스반도체 | Method for manufacturing a semiconductor device |
KR20040043954A (en) * | 2002-11-20 | 2004-05-27 | 삼성전자주식회사 | Trench isolation methods of a semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR20050112885A (en) | 2005-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100739656B1 (en) | Method for manufacturing a semiconductor device | |
KR101205066B1 (en) | Method for isolation in semiconductor device | |
KR101059810B1 (en) | Method of manufacturing semiconductor device | |
KR100417853B1 (en) | Method for manufacturing device having a shallow trench isolation and deep trench isolation | |
KR100587607B1 (en) | Method for manufacturing semiconductor device | |
KR100801733B1 (en) | Method of fabricating the trench isolation layer having side oxides with a different thickness | |
KR100412138B1 (en) | Method for forming isolation layer of semiconductor device | |
KR100561974B1 (en) | A Manufacturing Method of Semiconductor Element | |
KR100486875B1 (en) | Isolation layer in a semiconductor device and a method of forming the same | |
KR20030052663A (en) | method for isolating semiconductor device | |
KR100620702B1 (en) | Method for Rounding Top Corner of Shallow Trench Isolation in Semiconductor Device | |
KR101006510B1 (en) | Method for forming isolation layer of semiconductor device | |
KR100521449B1 (en) | Isolation Layer of Semiconductor Device and manufacturing process thereof | |
KR100835111B1 (en) | Method of forming isolating layer for semiconductor device | |
KR100439105B1 (en) | Method for fabricating isolation layer of semiconductor device to improve cut-off characteristic at both corners of trench and inwe between narrow lines | |
KR100545211B1 (en) | A method for forming an isolation layer of a semiconductor device | |
KR20070069686A (en) | Sallow trench isolation in semiconductor and manufacturing method of thereof | |
KR20060100216A (en) | Semiconductor device and method of manufacturing the same | |
KR20060000484A (en) | Method for forming isolation layer of semiconductor device | |
KR19980083841A (en) | Method of forming device isolation film having voids | |
KR20070001740A (en) | Method of fabricating trench isolation for semiconductor device | |
KR20070044931A (en) | Method of fabricating the trench isolation layer in semiconductor device using self aligned side oxidation | |
KR20050058816A (en) | A semiconductor device with a spacer in the trench, and a manufacturing method thereof | |
KR20090066918A (en) | Isolation layer of semiconductor device and method of manufacturing the same | |
KR20050003539A (en) | Method of forming a floating gate in a semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20190716 Year of fee payment: 9 |