KR100835111B1 - Method of forming isolating layer for semiconductor device - Google Patents

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Abstract

본 발명의 목적은 STI 공정에 의한 소자 분리막 형성 시 라이너 산화막을 적용하여 트렌치의 상부 코너에서의 누설 등을 방지하면서 딤플 현상 및 보이드 등을 효과적으로 방지하는 것이다. 본 발명에 따른 반도체 소자의 소자 분리막 형성방법은 반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계; 패드 질화막과 패드 산화막을 제 1 식각공정에 의해 식각하여 기판의 일부를 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성하는 단계; 노출된 기판을 제 2 식각공정에 의해 식각하여 제 1 깊이를 가지는 예비 트렌치를 형성하는 단계; 패드 질화막 패턴의 측부를 제 3 식각공정에 의해 선택적으로 제거하여 예비 트렌치의 상부 코너를 노출시키는 단계; 식각된 패드 질화막 패턴에 의해 노출된 기판을 제 4 식각공정에 의해 식각하여 제 1 깊이보다 큰 제 2 깊이를 가지는 트렌치를 형성함과 동시에 트렌치의 상부 코너에 라운딩을 형성하는 단계; 트렌치 표면에 라이너 산화막을 형성하는 단계; 트렌치를 매립하도록 기판 전면 상에 매립용 산화막을 형성하는 단계; 매립용 산화막의 평탄화를 수행하여 소자 분리막을 형성하는 단계; 및 패드 질화막 패턴을 제거하는 단계를 포함한다.An object of the present invention is to effectively prevent dimples and voids while preventing leakage at the upper corner of the trench by applying a liner oxide film when forming the device isolation layer by the STI process. A device isolation film forming method of a semiconductor device according to the present invention comprises the steps of sequentially depositing a pad oxide film and a pad nitride film on a semiconductor substrate; Etching the pad nitride film and the pad oxide film by a first etching process to form a pad oxide film pattern and a pad nitride film pattern exposing a portion of the substrate; Etching the exposed substrate by a second etching process to form a preliminary trench having a first depth; Selectively removing the sides of the pad nitride layer pattern by a third etching process to expose the upper corners of the preliminary trenches; Etching the substrate exposed by the etched pad nitride layer pattern by a fourth etching process to form a trench having a second depth greater than the first depth and simultaneously forming a rounding at an upper corner of the trench; Forming a liner oxide film on the trench surface; Forming a buried oxide film on the entire surface of the substrate to fill the trench; Forming a device isolation layer by performing planarization of a buried oxide film; And removing the pad nitride film pattern.

STI, 보이드, 라이너 산화막, 딤플 현상, 라운딩STI, voids, liner oxide, dimples, rounding

Description

반도체 소자의 소자 분리막 형성방법{Method of forming isolating layer for semiconductor device}Method of forming isolating layer for semiconductor device

도 1a 내지 도 1d는 종래 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 순차적 공정 단면도.1A to 1D are sequential process cross-sectional views for explaining a method of forming a device isolation film of a conventional semiconductor device.

도 2는 종래 소자 분리막에서 딤플 현상("B") 및 보이드("C")가 발생된 경우를 나타낸 도면.2 is a view illustrating a case where a dimple phenomenon ("B") and a void ("C") are generated in a conventional device isolation layer.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 순차적 공정 단면도.3A to 3G are cross-sectional views sequentially illustrating the method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.

본 발명은 반도체 소자 제조 기술에 관한 것으로, 보다 상세하게는 얕은 트렌치 소자분리(Shallow Trench Isolation; STI; 이하, STI라 칭함) 공정을 적용한 반도체 소자의 소자 분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method of forming a device isolation film of a semiconductor device using a shallow trench isolation (STI) process.

반도체 소자의 고집적화에 따라 메모리 셀의 면적이 감소하면서 소자분리 영역 크기의 최소화가 요구되고 있으나, 소자분리 영역을 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 소자분리 영역의 크기가 제한되기 때 문에 소자분리 영역의 크기를 감소시키는 데에는 어느 정도 한계가 있다.As the area of memory cells decreases due to high integration of semiconductor devices, it is required to minimize the size of device isolation regions, but the size of device isolation regions is limited by the process of forming device isolation regions and alignment of structures in the memory array. As a result, there is a limit to reducing the size of the isolation region.

따라서, 최근에는 버즈빅(bird's beak) 등의 문제를 가지는 국부적 실리콘산화(LOCal Oxidation of Silicon; LOCOS) 공정 대신 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 STI 공정을 적용하여 소자분리 영역을 형성하고 있다.Therefore, in recent years, instead of the LOCal Oxidation of Silicon (LOCOS) process, which has a problem such as bird's beak, a device isolation region is formed by applying an STI process having a small width and excellent device isolation characteristics. have.

STI 공정은 통상적으로 반도체 기판에 트렌치를 형성하고 트렌치 내부에 산화막을 채운 후 화학기계연마(Chemical Mechanical Polishing; CMP, 이하 CMP라 칭함) 공정에 의해 산화막의 평탄화를 수행하는 과정으로 이루어진다.The STI process is typically performed by forming a trench in a semiconductor substrate, filling an oxide film in the trench, and then planarizing the oxide film by chemical mechanical polishing (CMP).

이러한 STI 공정에 의한 종래 반도체 소자의 소자 분리막 형성방법을 도 1a 내지 도 1d를 참조하여 설명한다.A device isolation film forming method of a conventional semiconductor device by such an STI process will be described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 실리콘과 같은 반도체 기판(10) 상에 패드 산화막(20)과 패드 질화막(30)을 순차적으로 증착한다. 여기서, 패드 산화막(20)은 실리콘산화물(SiO2)로 이루어지고, 패드 질화막(30)은 실리콘질화물(Si3N4)로 이루어진다. 그 다음, 소자분리용 마스크를 이용하여 포토리소그라피 공정에 의해 패드 질화막(30) 상부에 포토레지스트 패턴(40)을 형성한다.Referring to FIG. 1A, a pad oxide film 20 and a pad nitride film 30 are sequentially deposited on a semiconductor substrate 10 such as silicon. Here, the pad oxide film 20 is made of silicon oxide (SiO 2 ), and the pad nitride film 30 is made of silicon nitride (Si 3 N 4 ). Next, a photoresist pattern 40 is formed on the pad nitride layer 30 by a photolithography process using a device isolation mask.

도 1b를 참조하면, 포토레지스트 패턴(40; 도 1a 참조)을 마스크로하여 패드 질화막(30)과 패드 산화막(20)을 식각하여 기판(10)의 일부, 즉 소자분리 영역을 노출시키는 패드 산화막 패턴(21) 및 패드 질화막 패턴(31)을 형성한다. 그 다음, 노출된 기판(10)을 식각하여 트렌치(50)를 형성하고, 공지된 방법에 의해 포토레지스트 패턴(40)을 제거한 후 SC1(NH4OH＋H2O2＋H2O) 용액을 이용하여 세정을 수행한 다.Referring to FIG. 1B, a pad oxide layer exposing a part of the substrate 10, that is, an element isolation region, is etched by etching the pad nitride layer 30 and the pad oxide layer 20 using the photoresist pattern 40 (see FIG. 1A) as a mask. The pattern 21 and the pad nitride film pattern 31 are formed. Then, the exposed substrate 10 is etched to form a trench 50, and after removing the photoresist pattern 40 by a known method, using a SC1 (NH 4 OH + H 2 O 2 + H 2 O) solution Perform a wash.

도 1c를 참조하면, 이후 소자의 동작 시 트렌치(50)의 상부 코너에서 발생되는 누설(leakage) 등을 방지하도록 트렌치(50) 표면에 라이너(liner) 산화막(60)을 형성한다. 그 다음, 트렌치(50)를 매립하도록 기판(10) 전면 상에 매립용 산화막(70)을 증착하고, 매립용 산화막(70)의 치밀화를 위해 열처리 공정을 수행한다. 여기서, 매립용 산화막(70)은 상압-화학기상증착(atmosphere pressure-chemical vapor deposition; AP-CVD) 또는 고밀도플라즈마-CVD(high density plasma; HDP-CVD)에 의해 O3-TEOS(Tetra Ethyl Ortho Silicate)막으로 증착한다.Referring to FIG. 1C, a liner oxide layer 60 is formed on the surface of the trench 50 so as to prevent leakage caused in the upper corner of the trench 50 during operation of the device. Next, a buried oxide film 70 is deposited on the entire surface of the substrate 10 to fill the trench 50, and a heat treatment process is performed to densify the buried oxide film 70. Here, the buried oxide film 70 is formed by O 3 -TEOS (Tetra Ethyl Ortho) by atmospheric pressure-chemical vapor deposition (AP-CVD) or high density plasma (HDP-CVD). Silicate).

도 1d를 참조하면, 패드 질화막 패턴(31)이 노출되도록 CMP 공정에 매립용 산화막(70; 도 1c 참조)의 평탄화를 수행하여 소자 분리막(71)을 형성하고, 인산(H3PO4)을 이용한 습식식각에 의해 패드 질화막 패턴(31)을 제거한다.Referring to FIG. 1D, the buried oxide film 70 (see FIG. 1C) is planarized to expose the pad nitride film pattern 31 to form an isolation layer 71, and phosphoric acid (H 3 PO 4 ) is formed. The pad nitride film pattern 31 is removed by the wet etching used.

그러나, 상술한 바와 같이 트렌치(50)의 상부 코너에서 발생되는 누설 등을 방지하도록 트렌치(50) 표면에 라이너 산화막(60)을 형성하게 되면, 매립용 산화막(70)의 갭매립(gap-filling) 특성이 저하되어 트렌치(50)를 완전히 매립하기가 어렵다. 이에 따라, CMP 공정에 의해 매립용 산화막(70)의 평탄화를 수행한 후 소자 분리막(71) 내부에 보이드(도 2의 "C" 참조)가 발생하며, 이러한 보이드는 트렌치(50) 폭이 좁은 경우 더욱 더 심하게 발생한다.However, as described above, when the liner oxide film 60 is formed on the surface of the trench 50 to prevent leakage, etc. generated at the upper corner of the trench 50, gap-filling of the buried oxide film 70 is performed. ) Characteristics are degraded and it is difficult to completely fill the trench 50. Accordingly, after the buried oxide film 70 is planarized by the CMP process, voids (see “C” in FIG. 2) are generated in the device isolation layer 71, and the voids have a narrow trench 50. The case occurs even more severely.

또한, 패드 질화막 패턴(31)의 제거 시에는 라이너 산화막(60)의 손실로 인해 소자 분리막(71) 상부 코너 부분이 움푹 들어가는 딤플(dimple) 현상(도 1d의 "A" 및 도 2의 "B" 참조)이 발생함으로써, 결국 소자의 특성 및 신뢰성을 저하시킨다.In addition, when the pad nitride layer pattern 31 is removed, a dimple phenomenon in which the upper corner portion of the device isolation layer 71 is recessed due to the loss of the liner oxide layer 60 ("A" in FIG. 1D and "B" in FIG. 2) is eliminated. ), Resulting in deterioration of the characteristics and reliability of the device.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, STI 공정에 의한 소자 분리막 형성 시 라이너 산화막을 적용하여 트렌치의 상부 코너에서의 누설 등을 방지하면서 딤플 현상 및 보이드 등을 효과적으로 방지하는데 그 목적이 있다.The present invention is to solve the conventional problems as described above, by applying a liner oxide film when forming the device isolation film by the STI process to prevent dimples and voids effectively while preventing leakage, such as in the upper corner of the trench. There is this.

상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 소자 분리막 형성방법은 반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계; 패드 질화막과 패드 산화막을 제 1 식각공정에 의해 식각하여 기판의 일부를 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성하는 단계; 노출된 기판을 제 2 식각공정에 의해 식각하여 제 1 깊이를 가지는 예비 트렌치를 형성하는 단계; 패드 질화막 패턴의 측부를 제 3 식각공정에 의해 선택적으로 제거하여 예비 트렌치의 상부 코너를 노출시키는 단계; 식각된 패드 질화막 패턴에 의해 노출된 기판을 제 4 식각공정에 의해 식각하여 제 1 깊이보다 큰 제 2 깊이를 가지는 트렌치를 형성함과 동시에 트렌치의 상부 코너에 라운딩을 형성하는 단계; 트렌치 표면에 라이너 산화막을 형성하는 단계; 트렌치를 매립하도록 기판 전면 상에 매립용 산화막을 형성하는 단계; 매립용 산화막의 평탄화를 수행하여 소자 분리막을 형성하는 단계; 및 패드 질화막 패턴을 제거하는 단계를 포함한다. In order to achieve the object of the present invention as described above, the device isolation film forming method of a semiconductor device according to the present invention comprises the steps of sequentially depositing a pad oxide film and a pad nitride film on a semiconductor substrate; Etching the pad nitride film and the pad oxide film by a first etching process to form a pad oxide film pattern and a pad nitride film pattern exposing a portion of the substrate; Etching the exposed substrate by a second etching process to form a preliminary trench having a first depth; Selectively removing the sides of the pad nitride layer pattern by a third etching process to expose the upper corners of the preliminary trenches; Etching the substrate exposed by the etched pad nitride layer pattern by a fourth etching process to form a trench having a second depth greater than the first depth and simultaneously forming a rounding at an upper corner of the trench; Forming a liner oxide film on the trench surface; Forming a buried oxide film on the entire surface of the substrate to fill the trench; Forming a device isolation layer by performing planarization of a buried oxide film; And removing the pad nitride film pattern.                     

여기서, 제 1 및 제 2 식각공정은 서로 다른 챔버 또는 동일 챔버에서 수행할 수 있다.Here, the first and second etching process may be performed in different chambers or the same chamber.

또한, 제 3 식각공정은 인산(H3PO4)을 이용한 습식식각으로 패드 질화막 패턴이 측면 방향으로 100 내지 500Å 정도 제거되도록 수행한다.In addition, the third etching process is performed by wet etching using phosphoric acid (H 3 PO 4 ) so that the pad nitride layer pattern may be removed to about 100 to 500 kPa in the lateral direction.

또한, 제 1 깊이는 제 2 깊이의 60 내지 95%인 것이 바람직하다.Further, the first depth is preferably 60 to 95% of the second depth.

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이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3g를 참조하여 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명한다.A method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 3A to 3G.

도 3a를 참조하면, 실리콘과 같은 반도체 기판(110) 상에 패드 산화막(120)과 패드 질화막(130)을 순차적으로 증착한다. 여기서, 패드 산화막(120)은 실리콘산화물(SiO2)로 이루어지고, 패드 질화막(130)은 실리콘질화물(Si3N4)로 이루어진다. 그 다음, 소자분리용 마스크를 이용하여 포토리소그라피 공정에 의해 패드 질화막(130) 상부에 포토레지스트 패턴(140)을 형성한다.Referring to FIG. 3A, a pad oxide layer 120 and a pad nitride layer 130 are sequentially deposited on a semiconductor substrate 110 such as silicon. Here, the pad oxide film 120 is made of silicon oxide (SiO 2 ), and the pad nitride film 130 is made of silicon nitride (Si 3 N 4 ). Next, a photoresist pattern 140 is formed on the pad nitride layer 130 by a photolithography process using a device isolation mask.

도 3b를 참조하면, 포토레지스트 패턴(140; 도 3a 참조)을 마스크로하여 제 1 식각공정에 의해 패드 질화막(130)과 패드 산화막(120)을 식각하여 기판(110)의 일부, 즉 소자분리 영역을 노출시키는 패드 산화막 패턴(121) 및 패드 질화막 패턴 (131)을 형성한다. 그 다음, 노출된 기판(110)을 제 2 식각공정에 의해 식각하여 원하는 트렌치의 깊이보다 얕은 제 1 깊이(T1), 바람직하게는 원하는 트렌치 깊이의 60 내지 95% 정도를 가지는 예비 트렌치(150)를 형성한다. Referring to FIG. 3B, the pad nitride layer 130 and the pad oxide layer 120 are etched by the first etching process using the photoresist pattern 140 (see FIG. 3A) as a mask, so that a part of the substrate 110, that is, device isolation is performed. The pad oxide film pattern 121 and the pad nitride film pattern 131 exposing the regions are formed. Next, the exposed substrate 110 is etched by a second etching process to have a first trench T1 shallower than a desired trench depth, preferably about 60 to 95% of a desired trench depth. To form.

여기서, 제 1 식각공정과 제 2 식각공정은 서로 다른 챔버에서 수행할 수도 있고 동일 챔버에서 수행할 수도 있는데, 전자의 경우 제 1 식각공정은 산화막 식각 챔버(chamber)에서 RF(radio frequency)를 2 내지 13.56MHz로 조절하여 수행하고 제 2 식각공정은 실리콘 식각 챔버에서 RF를 13.56MHz로 조절하여 수행하며, 후자의 경우 제 1 및 제 2 식각공정을 실리콘 식각 챔버에서 소오스 파워(source power)의 RF는 13.56MHz로 조절하고 바이어스 파워(bias power)의 RF는 2 내지 13.56MHz로 조절하여 각각 수행한다.Here, the first etching process and the second etching process may be performed in different chambers or in the same chamber. In the former case, the first etching process may have a radio frequency (RF) of 2 in an oxide etching chamber. To 13.56 MHz, and the second etching process is performed by adjusting the RF to 13.56 MHz in the silicon etching chamber, and in the latter case, the first and second etching processes are performed by the source power RF in the silicon etching chamber. Is adjusted to 13.56MHz and RF of bias power is adjusted to 2 to 13.56MHz.

그 후, 공지된 방법에 의해 포토레지스트 패턴(140)을 제거하고, SC1(NH4OH＋H2O2＋H2O) 용액을 이용하여 세정을 수행한다.Thereafter, the photoresist pattern 140 is removed by a known method, and washing is performed using a SC1 (NH 4 OH + H 2 O 2 + H 2 O) solution.

도 3c를 참조하면, 패드 질화막 패턴(131)의 측부를 제 3 식각공정에 의해 선택적으로 제거하여 예비 트렌치(150)의 상부 코너의 패드 산화막 패턴(121)을 노출시킨다. 이때, 제 3 식각공정은 인산(H3PO4)을 이용한 습식식각에 의해 패드 질화막 패턴(131)이 측면 방향으로 100 내지 500Å 정도 제거되도록 수행한다.Referring to FIG. 3C, the side of the pad nitride layer pattern 131 is selectively removed by a third etching process to expose the pad oxide layer pattern 121 at an upper corner of the preliminary trench 150. In this case, the third etching process is performed such that the pad nitride layer pattern 131 is removed to about 100 to 500 kPa in the lateral direction by wet etching using phosphoric acid (H 3 PO 4 ).

도 3d를 참조하면, 식각된 패드 질화막 패턴(131)에 의해 노출된 상기 패드 산화막 패턴(121) 및 상기 기판(110)을 제 4 식각공정에 의해 식각하여 제 1 깊이(T1)보다 큰 원하는 깊이의 제 2 깊이(T2)를 가지는 트렌치(151)를 형성함과 동시에 트렌치(151)의 상부 코너에 라운딩(rounding)을 형성한다. 이후 매립용 산화막 형성 시 갭매립이 용이하게 이루어지도록 한다.Referring to FIG. 3D, the pad oxide layer pattern 121 and the substrate 110 exposed by the etched pad nitride layer pattern 131 are etched by a fourth etching process to have a desired depth greater than the first depth T1. While forming the trench 151 having the second depth T2, a rounding is formed in the upper corner of the trench 151. Thereafter, the gap filling is easily performed when forming the buried oxide film.

도 3e를 참조하면, 이후 소자의 동작 시 트렌치(151)의 상부 코너에서 발생되는 누설 등을 방지하도록 트렌치(151) 표면에 라이너 산화막(160)을 형성한다. 그 다음, 트렌치(151)를 매립하도록 기판(110) 전면 상에 매립용 산화막(170)을 증착하고, 매립용 산화막(170)의 치밀화를 위해 열처리 공정을 수행한다. 여기서, 매립용 산화막(170)은 상압-화학기상증착(atmosphere pressure-chemical vapor deposition; AP-CVD) 또는 고밀도플라즈마-CVD(high density plasma; HDP-CVD)에 의해 O3-TEOS(Tetra Ethyl Ortho Silicate)막으로 증착한다. 이때, 트렌치(151) 표면에 라이너 산화막(160)이 존재하더라도 트렌치(151) 상부 코너의 라운딩에 의해 매립용 산화막(170)의 갭 매립 특성이 개선되어 매립용 산화막(170)에 의해 트렌치(151)가 완전히 매립된다.Referring to FIG. 3E, the liner oxide layer 160 is formed on the surface of the trench 151 to prevent leakage occurring at the upper corner of the trench 151 during the operation of the device. Next, a buried oxide film 170 is deposited on the entire surface of the substrate 110 to fill the trench 151, and a heat treatment process is performed to densify the buried oxide film 170. Here, the buried oxide film 170 may be formed by O 3 -TEOS (Tetra Ethyl Ortho) by atmospheric pressure-chemical vapor deposition (AP-CVD) or high density plasma (HDP-CVD). Silicate). At this time, even if the liner oxide film 160 exists on the trench 151 surface, the gap filling property of the buried oxide film 170 is improved by the rounding of the upper corner of the trench 151, so that the trench 151 is filled by the buried oxide film 170. ) Is completely reclaimed.

도 3f를 참조하면, 패드 질화막 패턴(132)이 노출되도록 CMP 공정에 매립용 산화막(170; 도 3e 참조)의 평탄화를 수행하여 소자 분리막(171)을 형성한다. 이때, 트렌치(151)가 매립용 산화막(170)에 의해 완전히 매립되어 있기 때문에 소자 분리막(171)에 보이드(도 2의 "C" 참조)가 발생되지 않는다.Referring to FIG. 3F, the isolation layer 171 is formed by performing planarization of the buried oxide film 170 (see FIG. 3E) in the CMP process so that the pad nitride film pattern 132 is exposed. At this time, since the trench 151 is completely filled by the buried oxide film 170, no void (see "C" in FIG. 2) is generated in the device isolation film 171.

도 3g를 참조하면, 인산(H3PO4)을 이용한 습식식각에 의해 패드 질화막 패턴(132)을 제거한다. 이때, 트렌치(151) 상부 코너의 라운딩에 의해 소자 분리막 (171) 상부 코너 부분이 움푹 들어가는 딤플 현상(도 1d의 "A" 및 도 2의 "B" 참조)이 발생되지 않는다.Referring to FIG. 3G, the pad nitride layer pattern 132 is removed by wet etching using phosphoric acid (H 3 PO 4 ). At this time, a dimple phenomenon (see “A” in FIG. 1D and “B” in FIG. 2) in which the upper corner portion of the device isolation layer 171 is recessed may not occur due to the rounding of the upper corner of the trench 151.

상술한 바와 같이, 본 발명은 트렌치 표면에 라이너 산화막을 적용하면서 트렌치 상부 코너에 라운딩을 형성한다. As described above, the present invention forms a rounding in the upper corner of the trench while applying a liner oxide to the trench surface.

이에 따라, 소자의 동작시 트렌치의 상부 코너에서 발생되는 누설 등을 방지하면서 소자 분리막 내부에서 보이드가 발생하는 것을 방지할 수 있을 뿐만 아니라 소자 분리막의 상부 코너에서 딤플 현상이 발생하는 것을 방지할 수 있다.Accordingly, it is possible to prevent voids from occurring inside the device isolation layer while preventing leakage occurring at the upper corner of the trench during operation of the device, and to prevent dimples from occurring at the upper corner of the device isolation layer. .

그 결과, 소자의 특성 및 신뢰성을 향상시킬 수 있다.As a result, the characteristics and the reliability of the device can be improved.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.

Claims (6)

반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계;Sequentially depositing a pad oxide film and a pad nitride film on the semiconductor substrate; 상기 패드 질화막과 상기 패드 산화막을 제 1 식각공정에 의해 식각하여 상기 기판의 일부를 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성하는 단계;Etching the pad nitride film and the pad oxide film by a first etching process to form a pad oxide film pattern and a pad nitride film pattern exposing a portion of the substrate; 상기 노출된 기판을 제 2 식각공정에 의해 식각하여 제 1 깊이를 가지는 예비 트렌치를 형성하는 단계;Etching the exposed substrate by a second etching process to form a preliminary trench having a first depth; 상기 패드 질화막 패턴의 측부를 제 3 식각공정에 의해 선택적으로 제거하여 상기 예비 트렌치의 상부 코너의 패드 산화막 패턴을 노출시키는 단계;Selectively removing side portions of the pad nitride layer pattern by a third etching process to expose the pad oxide layer pattern at an upper corner of the preliminary trench; 상기 식각된 패드 질화막 패턴에 의해 노출된 상기 패드 산화막 패턴 및 기판을 제 4 식각공정에 의해 식각하여 상기 제 1 깊이보다 큰 제 2 깊이를 가지는 트렌치를 형성함과 동시에 상기 트렌치의 상부 코너에 라운딩을 형성하는 단계;The pad oxide layer pattern and the substrate exposed by the etched pad nitride layer pattern are etched by a fourth etching process to form a trench having a second depth greater than the first depth, and at the same time, rounding is formed at an upper corner of the trench. Forming; 상기 트렌치 표면에 라이너 산화막을 형성하는 단계;Forming a liner oxide layer on the trench surface; 상기 트렌치를 매립하도록 상기 기판 전면 상에 매립용 산화막을 형성하는 단계; Forming a buried oxide film on the entire surface of the substrate to fill the trench; 상기 매립용 산화막의 평탄화를 수행하여 소자 분리막을 형성하는 단계; 및 Forming a device isolation layer by planarizing the buried oxide film; And 상기 패드 질화막 패턴을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.And removing the pad nitride layer pattern. 제 1 항에 있어서, The method of claim 1, 상기 제 1 및 제 2 식각공정은 서로 다른 챔버 또는 동일 챔버에서 수행하는 반도체 소자의 소자 분리막 형성방법.Wherein the first and second etching processes are performed in different chambers or in the same chamber. 제 1 항에 있어서, The method of claim 1, 상기 제 3 식각공정은 인산(H3PO4)을 이용한 습식식각으로 수행하는 반도체 소자의 소자 분리막 형성방법.The third etching process is a device isolation film forming method of a semiconductor device performed by wet etching with phosphoric acid (H 3 PO 4 ). 제 1 항 또는 제 3 항에 있어서, The method according to claim 1 or 3, 상기 제 3 식각공정은 상기 패드 질화막 패턴이 측면 방향으로 100 내지 500Å 제거되도록 수행하는 반도체 소자의 소자 분리막 형성방법.The third etching process is a method of forming a device isolation layer of a semiconductor device to be performed so that the pad nitride film pattern is removed 100 to 500Å in the side direction. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 제 1 깊이는 상기 제 2 깊이의 60 내지 95%인 반도체 소자의 소자 분리막 형성방법.And the first depth is 60 to 95% of the second depth.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010068644A (en) * 2000-01-07 2001-07-23 박종섭 Method for isolating semiconductor devices
KR20020096532A (en) * 2001-06-20 2002-12-31 삼성전자 주식회사 Method of Forming Active Region With Rounded Upper Corner
JP2003218093A (en) 2002-01-21 2003-07-31 Tokyo Electron Ltd Etching method
KR20040039018A (en) * 2002-10-30 2004-05-10 주식회사 하이닉스반도체 Method for forming the Isolation Layer of Semiconductor Device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010068644A (en) * 2000-01-07 2001-07-23 박종섭 Method for isolating semiconductor devices
KR20020096532A (en) * 2001-06-20 2002-12-31 삼성전자 주식회사 Method of Forming Active Region With Rounded Upper Corner
JP2003218093A (en) 2002-01-21 2003-07-31 Tokyo Electron Ltd Etching method
KR20040039018A (en) * 2002-10-30 2004-05-10 주식회사 하이닉스반도체 Method for forming the Isolation Layer of Semiconductor Device

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