KR100868655B1 - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

본 발명의 목적은 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 공정에 의한 소자 분리막 형성 시 CMP 공정 마진을 충분히 확보하여 고집적 반도체 소자의 특성 및 신뢰성을 개선하는 것이다.An object of the present invention is to sufficiently secure the CMP process margin when forming a device isolation layer by a shallow trench isolation (STI) process to improve the characteristics and reliability of a highly integrated semiconductor device.

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 하드 마스크를 형성하고, 하드 마스크에 의해 노출된 기판을 식각하여 기판에 트렌치를 형성하고, 트렌치 내부를 매립하도록 트렌치 내부 및 하드 마스크 상부에 고밀도 플라즈마 화학기상증착에 의해 제 1 산화막을 형성하고, 제 1 산화막이 형성된 기판 전면 상에 서브 상압 화학기상증착에 의해 제 2 산화막을 형성하고, 그리고 하드 마스크가 노출되도록 화학기계연마 공정에 의해 제 2 산화막과 제 1 산화막을 평탄화하여 소자 분리막을 형성하는 단계들을 포함하고, 제 1 산화막이 화학기계연마 공정에 대하여 제 2 산화막보다 빠른 제거 속도를 가진다.In the method of manufacturing a semiconductor device according to the present invention, a hard mask is formed on a semiconductor substrate, the substrate exposed by the hard mask is etched to form a trench in the substrate, and a high density is formed in the trench and the top of the hard mask to fill the trench. The first oxide film is formed by plasma chemical vapor deposition, the second oxide film is formed by sub atmospheric pressure chemical vapor deposition on the entire surface of the substrate on which the first oxide film is formed, and the second chemical film polishing process is performed to expose the hard mask. Planarizing the oxide film and the first oxide film to form a device isolation film, wherein the first oxide film has a faster removal rate than the second oxide film for the chemical mechanical polishing process.

STI, CMP, 트렌치, HDP-CVD, SA-CVDSTI, CMP, Trench, HDP-CVD, SA-CVD

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 순차적 공정 단면도.1A to 1D are cross-sectional views sequentially illustrating the method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.

본 발명은 반도체 소자 제조 기술에 관한 것으로, 보다 상세하게는 얕은 트렌치 소자분리 공정을 적용한 반도체 소자의 소자 분리막 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a device isolation film of a semiconductor device to which a shallow trench device isolation process is applied and a method of forming the same.

반도체 소자의 고집적화에 따라 메모리 셀의 면적이 감소하면서 소자분리 영역 크기의 최소화가 요구되고 있으나, 소자분리 영역을 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 소자분리 영역의 크기가 제한되기 때문에 소자분리 영역의 크기를 감소시키는 데에는 어느 정도 한계가 있다.As the area of memory cells decreases due to high integration of semiconductor devices, it is required to minimize the size of device isolation regions, but the size of device isolation regions is limited by the process of forming device isolation regions and alignment of structures in the memory array. Therefore, there is a limit to reducing the size of the device isolation region.

따라서, 최근에는 버즈빅(bird's beak) 등의 문제를 가지는 국부적 실리콘 산화(LOCal Oxidation of Silicon; LOCOS) 공정 대신 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 얕은 트렌치 소자분리(Shallow Trench Isolation; STI, 이 하 STI라 칭함) 공정을 적용하여 소자분리 영역을 형성하고 있다.Therefore, in recent years, instead of a LOCal Oxidation of Silicon (LOCOS) process having a problem such as bird's beak, a shallow trench isolation (STI, STI) having excellent device isolation characteristics with a small width The device isolation region is formed by applying a process, hereinafter referred to as STI.

STI 공정은 통상적으로 반도체 기판 상에 하드 마스크를 형성하고, 하드 마스크를 이용하여 기판을 식각하여 기판에 트렌치를 형성한 후, 트렌치 내부에 산화막을 채운 후 하드 마스크가 노출될 때까지 화학기계연마(Chemical Mechanical Polishing; CMP, 이하 CMP 라 칭함) 공정에 의해 산화막을 제거하여 평탄화한 후 하드 마스크를 제거하는 과정으로 이루어진다. In the STI process, a hard mask is typically formed on a semiconductor substrate, the substrate is etched using the hard mask to form a trench in the substrate, an oxide film is filled in the trench, and chemical mechanical polishing is performed until the hard mask is exposed. Chemical Mechanical Polishing (CMP, hereinafter referred to as CMP) process to remove the oxide film and planarize, followed by removing the hard mask.

여기서, 트렌치 매립을 위한 산화막은 통상적으로 고밀도 플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP-CVD, 이하 HDP-CVD라 칭함)에 의해 형성한다.Here, the oxide film for trench filling is typically formed by High Density Plasma-Chemical Vapor Deposition (HDP-CVD, hereinafter referred to as HDP-CVD).

그런데, HDP-CVD는 우수한 갭 매립(gap-filling) 특성을 갖지만 기판 표면 상태에 따라 증착 특성이 민감하게 영향을 받기 때문에 산화막 증착 후 이루어지는 CMP 공정에 대한 중요도가 점점 더 높아지고 있다. 이는 우수한 갭 매립 특성으로 트렌치 내부를 산화막으로 완전히 매립하더라도 CMP 공정 마진이 제대로 확보되지 않으면 소자 특성에 치명적인 영향을 미치기 때문이다.However, since HDP-CVD has excellent gap-filling characteristics, the deposition characteristics are sensitively affected by the surface state of the substrate, and thus the importance of the CMP process after oxide deposition is increasing. This is because even if the trench is completely filled with an oxide film due to the excellent gap filling property, if the CMP process margin is not secured properly, the device characteristics are fatally affected.

즉, HDP-CVD에 의해 트렌치 내부를 산화막으로 완전히 매립한 후 CMP 공정에 의해 트렌치 외부의 산화막을 제거할 때, 예컨대 CMP 공정이 언더 폴리싱(under polishing)으로 이루어지는 경우에는 웨이퍼 가장자리 쪽으로 산화막의 잔류물이 발생할 가능성이 높은 문제가 있고, CMP 공정이 오버 폴리싱(over polishing)으로 이루어지는 경우에는 하드 마스크의 손실로 인해 결함(defect) 발생이 증가할 뿐만 아니라 상대적으로 넓은 폭의 트렌치 영역에서는 산화막 표면이 오목해지는 이른 바 디싱(dishing) 현상이 발생하여 소자 분리 특성 저하 및 배선 단락 등이 야기되는 문제가 있다.That is, when the oxide film outside the trench is completely removed by the CMP process after completely filling the inside of the trench by HDP-CVD, for example, the residue of the oxide film toward the wafer edge when the CMP process is under polishing. This problem is more likely to occur, and in the case where the CMP process is over-polishing, the loss of hard mask not only increases defects but also the oxide surface is concave in a relatively wide trench region. There is a problem that a so-called dishing phenomenon occurs that causes deterioration of device isolation characteristics and short circuits.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, STI 공정에 의한 소자 분리막 형성 시 CMP 공정 마진을 충분히 확보하여 고집적 반도체 소자의 특성 및 신뢰성을 개선하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, it is an object to improve the characteristics and reliability of the highly integrated semiconductor device by sufficiently securing the CMP process margin when forming the device isolation layer by the STI process.

상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 트렌치가 형성된 반도체 기판; 및 트렌치 내부에 매립되어 형성된 소자 분리막을 포함하고, 소자 분리막이 고밀도 플라즈마 화학기상증착에 의해 형성된 제 1 산화막과, 서브 상압 화학기상증착에 의해 제 1 산화막 상에 형성된 제 2 산화막의 이중막으로 이루어진다.In order to achieve the object of the present invention as described above, the semiconductor device according to the present invention comprises a semiconductor substrate formed with a trench; And a device isolation film embedded in the trench, wherein the device isolation film includes a first oxide film formed by high density plasma chemical vapor deposition, and a double film of a second oxide film formed on the first oxide film by sub atmospheric pressure chemical vapor deposition. .

여기서, 제 1 산화막은 실리콘 산화막이고, 제 2 산화막은 O3-TEOS막이다.Here, the first oxide film is a silicon oxide film, and the second oxide film is an O 3 -TEOS film.

또한, 상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 하드 마스크를 형성하고, 하드 마스크에 의해 노출된 기판을 식각하여 기판에 트렌치를 형성하고, 트렌치 내부를 매립하도록 트렌치 내부 및 하드 마스크 상부에 고밀도 플라즈마 화학기상증착에 의해 제 1 산화막을 형성하고, 제 1 산화막이 형성된 기판 전면 상에 서브 상압 화학기상증착에 의해 제 2 산화막을 형성하고, 그리고 하드 마스크가 노출되도록 화학기계연 마 공정에 의해 제 2 산화막과 제 1 산화막을 평탄화하여 소자 분리막을 형성하는 단계들을 포함하고, 제 1 산화막이 화학기계연마 공정에 대하여 제 2 산화막보다 빠른 제거 속도를 가진다.In addition, in order to achieve the object of the present invention as described above, the method of manufacturing a semiconductor device according to the present invention forms a hard mask on the semiconductor substrate, and etching the substrate exposed by the hard mask to form a trench in the substrate In order to fill the inside of the trench, a first oxide film is formed on the inside of the trench and the hard mask by high density plasma chemical vapor deposition, and a second oxide film is formed on the entire surface of the substrate on which the first oxide film is formed by sub atmospheric pressure chemical vapor deposition. And planarizing the second oxide film and the first oxide film by a chemical mechanical polishing process to expose the hard mask to form an isolation layer, wherein the first oxide film has a faster removal rate than the second oxide film for the chemical mechanical polishing process. Has

여기서, 제 1 산화막이 화학기계연마 공정에 대하여 제 2 산화막보다 약 4배 이상 빠른 제거 속도를 가지는 것이 바람직하다.Here, it is preferable that the first oxide film has a removal rate about four times faster than the second oxide film with respect to the chemical mechanical polishing process.

또한, 제 1 산화막은 실리콘 산화막으로 형성하고, 제 2 산화막은 O3-TEOS막으로 형성한다.The first oxide film is formed of a silicon oxide film, and the second oxide film is formed of an O 3 -TEOS film.

또한, 화학기계연마 공정은 제 1 산화막을 폴리싱 타겟으로 하여 수행한다.In addition, the chemical mechanical polishing process is performed using the first oxide film as a polishing target.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명한다.A method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(20)과 패드 질화막(30)을 순차적으로 증착하고, 포토리소그라피 및 식각공정에 의해 패터닝하여 기판(10)을 일부 노출시키는 하드 마스크(100)를 형성한다. Referring to FIG. 1A, a hard mask for sequentially depositing a pad oxide layer 20 and a pad nitride layer 30 on a semiconductor substrate 10 and patterning the photoresist layer 10 by patterning by photolithography and etching processes. 100).

그 다음, 하드 마스크(100)에 의해 노출된 기판(10)을 식각하여 기판(10)에 트렌치(40)를 형성한다. 여기서, 트렌치(40) 내부는 소자 분리막이 형성되는 영역이고, 트렌치(40) 외부는 소자가 집적되는 액티브 영역이다.Next, the substrate 10 exposed by the hard mask 100 is etched to form the trench 40 in the substrate 10. Here, the inside of the trench 40 is a region where the device isolation layer is formed, and the outside of the trench 40 is an active region in which the devices are integrated.

도 1b를 참조하면, 트렌치(40) 내부를 매립하도록 HDP-CVD에 의해 기판(10) 전면 상에 SiH4 계열의 산화막인 실리콘 산화막으로 제 1 산화막(50)을 형성한다. 이때, 증착과 스퍼터링이 동시에 이루어지는 HDP-CVD 특성에 의해 제 1 산화막(50)이 트렌치(40) 내부와 하드 마스크(30) 상부에 형성된다.Referring to FIG. 1B, the first oxide film 50 is formed of a silicon oxide film, which is an SiH 4 series oxide film, on the entire surface of the substrate 10 by HDP-CVD to fill the trench 40. At this time, the first oxide film 50 is formed in the trench 40 and the hard mask 30 by the HDP-CVD characteristic in which deposition and sputtering are performed at the same time.

도 1c를 참조하면, 제 1 산화막(50)이 형성된 기판(10) 전면 상에 서브상압-CVD(Sub Atmosphere CVD; SA-CVD, 이하 SA-CVD라 칭함)에 의해 TEOS(Tetra Ethyl Ortho Silicate) 계열의 산화막인 O3-TEOS막으로 제 2 산화막(60)을 형성한다. 여기서, 제 2 산화막(60)은 제 1 산화막(50) 보다 CMP 공정에 대하여 약 4배 이상 느린 제거속도(removal rate)를 갖는다.Referring to FIG. 1C, the Tetra Ethyl Ortho Silicate (TEOS) is formed by Sub Atmosphere CVD (SA-CVD). A second oxide film 60 is formed of an O 3 -TEOS film, which is a series oxide film. Here, the second oxide film 60 has a removal rate about 4 times slower than the CMP process than the first oxide film 50.

도 1d를 참조하면, 하드 마스크(100)의 표면이 노출되도록 CMP 공정에 의해 평탄화 공정을 수행하여 제 1 산화막(50)과 제 2 산화막(60)의 이중막으로 이루어진 소자 분리막(200)을 형성한다. Referring to FIG. 1D, a planarization process is performed by a CMP process to expose the surface of the hard mask 100 to form a device isolation layer 200 including a double layer of the first oxide film 50 and the second oxide film 60. do.

이때, CMP 공정은 제 1 산화막(50)을 폴리싱 타겟으로 하여 하드 마스크(100)의 표면이 노출될 때까지 수행한다.In this case, the CMP process is performed until the surface of the hard mask 100 is exposed using the first oxide film 50 as a polishing target.

즉, 제 1 산화막(60)을 폴리싱 타겟으로 하여 CMP 공정을 수행해도 전반에는 빠른 속도로 전체적인 글로벌(global) 평탄화까지 이루어지며, 제 1 산화막(60)이 드러나기 시작하면 제 2 산화막(60)과 제 1 산화막(50)의 높은 제거속도 차이로 인하여 디싱 현상 및 하드 마스크(100) 손실 등이 발생하는 것 없이 하드 마스크(100) 상부의 제 1 산화막(60)이 완전히 제거된다.That is, even if the CMP process is performed using the first oxide film 60 as a polishing target, overall global planarization is achieved at a high speed in the first half. When the first oxide film 60 starts to be revealed, the second oxide film 60 and Due to the high removal rate difference of the first oxide film 50, the first oxide film 60 on the hard mask 100 is completely removed without causing dishing or loss of the hard mask 100.

그 후, 도시되지는 않았지만, 습식식각에 의해 하드 마스크(100)를 제거하여 소자 분리막(200)과 기판(10) 사이의 단차를 완화시킨다.Thereafter, although not shown, the hard mask 100 may be removed by wet etching to mitigate the step between the device isolation layer 200 and the substrate 10.

상술한 바와 같이, 본 발명에서는 STI 공정에 의한 소자 분리막 형성 시 CMP 공정에 대하여 약 4배 이상의 높은 제거 속도 차이를 가지는 제 1 산화막과 제 2 산화막의 이중막으로 트렌치를 매립하므로 CMP 공정 시 충분한 공정 마진을 확보할 수 있다.As described above, in the present invention, since the trench is filled with a double layer of the first oxide film and the second oxide film having a high removal rate difference of about 4 times higher than that of the CMP process when the device isolation layer is formed by the STI process, the process is sufficient. Margin can be secured.

따라서, CMP 공정 시 야기되는 산화막 잔류물 발생이나 하드 마스크 손실 및 디싱 현상 등을 방지할 수 있어 우수한 소자 분리 특성을 얻을 수 있다.Therefore, it is possible to prevent oxide film residues, hard mask loss, dishing, and the like, which are caused during the CMP process, thereby obtaining excellent device isolation characteristics.

그 결과, 고집적 반도체 소자의 특성 및 신뢰성을 개선할 수 있다.As a result, the characteristics and reliability of the highly integrated semiconductor device can be improved.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.

Claims (6)

트렌치가 형성된 반도체 기판; 및 A trench formed with a semiconductor substrate; And 상기 트렌치 내부에 매립되어 형성된 소자 분리막을 포함하고, A device isolation layer embedded in the trench; 상기 소자 분리막이 The device isolation layer 고밀도 플라즈마 화학기상증착에 의해 형성된 제 1 산화막과, A first oxide film formed by high density plasma chemical vapor deposition, 서브 상압 화학기상증착에 의해 상기 제 1 산화막 상에 형성된 제 2 산화막의 이중막으로 이루어며,It consists of a double film of the second oxide film formed on the first oxide film by sub atmospheric pressure chemical vapor deposition, 상기 제 1 산화막이 상기 제 2 산화막보다 화학기계연마 공정에 대하여 더 빠른 제거속도를 가지는 반도체 소자.And the first oxide film has a faster removal rate for the chemical mechanical polishing process than the second oxide film. 제 1 항에 있어서, The method of claim 1, 상기 제 1 산화막은 실리콘 산화막이고, 상기 제 2 산화막은 O3-TEOS막인 반도체 소자.The first oxide film is a silicon oxide film, and the second oxide film is an O 3 -TEOS film. 반도체 기판 상에 하드 마스크를 형성하는 단계;Forming a hard mask on the semiconductor substrate; 상기 하드 마스크에 의해 노출된 기판을 식각하여 상기 기판에 트렌치를 형성하는 단계;Etching the substrate exposed by the hard mask to form a trench in the substrate; 상기 트렌치 내부를 매립하도록 상기 트렌치 내부 및 상기 하드 마스크 상부에 고밀도 플라즈마 화학기상증착에 의해 제 1 산화막을 형성하는 단계;Forming a first oxide layer on the trench and on the hard mask by high density plasma chemical vapor deposition to fill the trench; 상기 제 1 산화막이 형성된 기판 전면 상에 서브 상압 화학기상증착에 의해 제 2 산화막을 형성하는 단계; 및 Forming a second oxide film by sub atmospheric pressure chemical vapor deposition on the entire surface of the substrate on which the first oxide film is formed; And 상기 하드 마스크가 노출되도록 화학기계연마 공정에 의해 상기 제 2 산화막과 제 1 산화막을 평탄화하여 소자 분리막을 형성하는 단계를 포함하고, Forming a device isolation layer by planarizing the second oxide layer and the first oxide layer by a chemical mechanical polishing process to expose the hard mask; 상기 제 1 산화막이 상기 화학기계연마 공정에 대하여 상기 제 2 산화막보다 빠른 제거 속도를 가지는 반도체 소자의 제조방법.And the first oxide film has a faster removal rate than the second oxide film with respect to the chemical mechanical polishing process. 제 3 항에 있어서, The method of claim 3, wherein 상기 제 1 산화막이 상기 화학기계연마 공정에 대하여 상기 제 2 산화막보다 4배 이상 빠른 제거 속도를 가지는 반도체 소자의 제조방법.And the first oxide film has a removal rate four times faster than the second oxide film with respect to the chemical mechanical polishing process. 제 4 항에 있어서, The method of claim 4, wherein 상기 제 1 산화막은 실리콘 산화막으로 형성하고, 제 2 산화막은 O3-TEOS막으로 형성하는 반도체 소자의 제조방법.And the first oxide film is formed of a silicon oxide film, and the second oxide film is formed of an O 3 -TEOS film. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서, The method according to any one of claims 3 to 5, 상기 화학기계연마 공정은 상기 제 1 산화막을 폴리싱 타겟으로 하여 수행하는 반도체 소자의 제조방법.The chemical mechanical polishing process is a semiconductor device manufacturing method using the first oxide film as a polishing target.
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