KR100922074B1 - Device Separator Formation Method of Semiconductor Device - Google Patents

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 소자 분리막 형성공정시, 트렌치를 매립하도록 산화막을 증착하고, 그 상부에 포토레지스트막를 증착한 후 어닐링 공정 및 평탄화 공정을 통해 액티브 영역과 필드 영역 간에 발생하는 슬로프를 제거함으로써 반도체 소자의 특성을 안정화 시킬 수 있는 반도체 소자의 소자 분리막 형성방법을 개시한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer of a semiconductor device, wherein an oxide film is deposited to fill a trench, a photoresist film is deposited thereon, an annealing process and a planarization process. Disclosed is a method of forming a device isolation film of a semiconductor device capable of stabilizing characteristics of a semiconductor device by removing slopes generated in the liver.

반도체 소자, 소자 분리막, 슬로프, 포토레지스트막, 어닐 공정Semiconductor device, device isolation film, slope, photoresist film, annealing process

Description

반도체 소자의 소자 분리막 형성방법{Method for forming an isolation film in semiconductor device} Method for forming an isolation film in semiconductor device             

도 1 내지 도 8은 본 발명에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위해 도시한 반도체 소자의 단면도들이다.
1 to 8 are cross-sectional views of a semiconductor device for explaining a method of forming a device isolation layer of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명>       <Explanation of symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 패드 산화막   102 semiconductor substrate 104 pad oxide film

106 : 패드 질화막 108 : 트렌치  106: pad nitride film 108: trench

110 : 소자 분리막
110: device separator

본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 특히 트렌치 구조의 소자 분리막을 형성하기 위한 평탄화 공정시 발생되는 액티브 영역의 손상 을 방지하여 반도체 소자의 특성을 안정화시킬 수 있는 반도체 소자의 소자 분리막 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer of a semiconductor device, and in particular, to prevent damage to an active region generated during a planarization process for forming a device isolation layer of a trench structure, thereby preventing device damage of a semiconductor device. It relates to a formation method.

일반적으로, 반도체 소자의 소자 분리 방법으로는 STI(Shallow Trench Isolation) 방법을 주로 사용하고 있다. 이 방법은 반도체 기판에 트렌치(trench)를 형성한 후 HDP(High Density Plasma) 산화막을 이용하여 트렌치를 매립하고 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화를 시켜 소자 분리막을 형성하는 방법이다. 그러나, CMP 공정에서는 소자가 형성될 영역(이하, '액티브 영역(active area)'이라 함)과, 트렌치가 형성된 소자 분리 영역(이하, '필드 영역(field area)'이라 함)의 면적 비율에 따라 CMP 특성이 달라지게 된다. 특히, 액티브 영역이 넓을 경우에는 CMP 특성이 열화되어 HDP 산화막이 모두 제거되지 않는 문제가 발생된다. In general, a shallow trench isolation (STI) method is mainly used as a device isolation method for semiconductor devices. This method is to form a device isolation film by forming a trench in the semiconductor substrate, and then filling the trench using an HDP (High Density Plasma) oxide film and planarizing it through a chemical mechanical polishing (CMP) process. However, in the CMP process, the area ratio between the region where the device is to be formed (hereinafter referred to as an 'active area') and the trench isolation region (hereinafter, referred to as a 'field area') is defined. As a result, the CMP characteristics will vary. In particular, when the active region is wide, a problem arises in that the CMP characteristics are deteriorated and all the HDP oxide films are not removed.

최근에는 상기한 문제를 해결하기 위하여 CMP 공정 전에 필드 영역에 포토레지스트막 패턴을 형성한 후 이 포토레지스트막 패턴을 마스크로 이용한 식각공정을 실시하여 넓은 액티브 영역의 산화막을 미리 일정 부분 제거시키는 방법을 사용하고 있다. 이에 따라, 넓은 액티브 영역에서의 CMP 공정의 능력이 떨어지더라도 미리 일정 두께만큼 산화막이 미리 제거됨에 따라 CMP 공정후 액티브 영역에서 산화막이 잔재하지 않게 된다. Recently, in order to solve the above problem, a method of forming a photoresist film pattern in a field region before a CMP process and then performing an etching process using the photoresist pattern as a mask to remove a portion of an oxide film in a wide active region in advance I use it. As a result, even if the capacity of the CMP process in the wide active region is reduced, the oxide film is removed in advance in the active region after the CMP process because the oxide film is previously removed by a predetermined thickness.

그러나, 이러한 방법도 액티브 영역에 손상(damage)을 주는 문제점이 있다. 즉, 산화막 증착시 트렌치 부분의 매립으로 인하여 필드 영역과 액티브 영역 사이에 슬로프(slope)가 생기게 된다. 이에 따라, 후속 포토레지스트막 패턴공정 및 이를 이용한 산화막 식각공정을 거치면서 액티브 영역의 산화막만이 제거되는 것이 아니라, 패드 질화막과 액티브 영역도 식각되어 결과적으로 액티브 영역에 손상을 주게 된다.
However, this method also has a problem of damaging the active area. That is, when the oxide film is deposited, a slope is formed between the field region and the active region due to the filling of the trench portion. Accordingly, not only the oxide layer of the active region is removed during the subsequent photoresist patterning process and the oxide layer etching process using the same, but also the pad nitride layer and the active region are etched, resulting in damage to the active region.

따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 트렌치 구조의 소자 분리막을 형성하기 위한 CMP 공정시 발생되는 액티브 영역의 손상을 방지하여 반도체 소자의 특성을 안정화시키는데 그 목적이 있다.
Accordingly, the present invention has been made to solve the problems of the prior art described above, to prevent damage to the active region generated during the CMP process for forming a device isolation film of the trench structure to stabilize the characteristics of the semiconductor device There is this.

본 발명의 일측면에 따르면, (a) 액티브 영역과 필드 영역으로 정의되는 반도체 기판을 제공하는 단계; (b) 상기 반도체 기판을 국부적으로 식각하여 트렌치를 형성하는 단계; (c) 상기 트렌치를 갭 필링하도록 전체 구조 상부에 산화막을 증착하는 단계; (d) 전체 구조 상부에 제1 포토레지스트막을 도포하는 단계; (e) 상기 액티브 영역의 상기 산화막이 노출되도록 상기 제1 포토레지스트막에 대해 평탄화 공정을 실시하여, 상기 산화막 증착공정시 상기 필드 영역에서 다른 부위에 비해 움푹 들어간 부위를 매립하도록 제1 포토레지스트막 패턴을 형성하는 단계; (f) 상기 제1 포토레지스트막 패턴 상에 제2 포토레지스트 패턴을 형성하는 단계; (g) 상기 제1 및 제2 포토레지스트막 패턴과 상기 액티브 영역의 상기 산화막을 식각하여, 상기 액티브 영역 및 상기 필드 영역에서 상기 산화막을 평탄화하는 단계; 및 (h) 상기 액티브 영역의 상기 반도체 기판이 노출되도록 식각공정을 실시하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리막 형성방법을 제공한다.According to one aspect of the invention, (a) providing a semiconductor substrate defined by an active region and a field region; (b) locally etching the semiconductor substrate to form a trench; (c) depositing an oxide film over the entire structure to gap fill the trench; (d) applying a first photoresist film over the entire structure; (e) performing a planarization process on the first photoresist film to expose the oxide film in the active region, and filling the recessed portion in the field region with respect to other portions in the field region during the oxide film deposition process Forming a pattern; (f) forming a second photoresist pattern on the first photoresist film pattern; (g) etching the first and second photoresist layer patterns and the oxide layer in the active region to planarize the oxide layer in the active region and the field region; And (h) forming an isolation layer by performing an etching process to expose the semiconductor substrate in the active region.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 7에서 도시된 동일한 참조번호는 동일한 기능을 하는 동일한 구성요소(element)를 가리킨다.1 to 8 are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention. Here, the same reference numerals shown in FIGS. 1 to 7 refer to the same element having the same function.

도 1을 참조하면, 액티브 영역과 필드 영역으로 정의되며, 전처리 세정공정에 의해 세정된 반도체 기판(102)을 제공한다. 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2 /H2O 용액이 소정 비율로 혼합된 용액)로 세정하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])로 세정한 후 SC-1로 세정한다.Referring to FIG. 1, a semiconductor substrate 102 defined as an active region and a field region and cleaned by a pretreatment cleaning process is provided. The pretreatment cleaning process is performed by washing with DHF (Diluted HF; HF solution diluted to H 2 0 at a ratio of 50: 1) and then mixing SC-1 (NH 4 OH / H 2 O 2 / H 2 O solution at a predetermined ratio). Solution) or BOE (Buffer Oxide Etchant; mixed solution of HF and NH 4 F diluted with H 2 O at a ratio of 100: 1 or 300: 1 [1: 4 to 1: 7]) It is then washed with SC-1.

이어서, 반도체 기판(102) 상에 패드 산화막(104) 및 패드 질화막(106)을 순 차적으로 증착한다. 패드 산화막(104)은 반도체 기판(102)의 상부 표면의 결정결함 또는 표면처리를 위하여 건식 또는 습식산화방식으로 증착한다. 패드 질화막(106)은 후속 공정에 의해 형성되는 소자 분리막(도 8의 '112'참조)의 높이를 최대한 증가시키기 위하여 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식의 증착공정을 통해 형성한다.Subsequently, the pad oxide film 104 and the pad nitride film 106 are sequentially deposited on the semiconductor substrate 102. The pad oxide film 104 is deposited by a dry or wet oxidation method for crystal defects or surface treatment of the upper surface of the semiconductor substrate 102. The pad nitride layer 106 is formed through a low pressure chemical vapor deposition (LP-CVD) deposition process in order to maximize the height of the device isolation layer (see '112' in FIG. 8) formed by a subsequent process.

도 2를 참조하면, 전체 구조 상부에 포토레지스트막(photoresist)를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토레지스트막 패턴을 형성한다. 그런 다음, 이 포토레지스트막 패턴을 마스크로 이용한 식각공정을 실시하여 패드 질화막(106), 패드 산화막(104) 및 반도체 기판(102)을 국부적으로 식각하여 트렌치(108)를 형성한다. 이때, 트렌치(108)의 깊이는 3500 내지 4000Å로 하는 것이 바람직하다. Referring to FIG. 2, a photoresist film is applied over the entire structure, and then a photoresist film pattern is formed by sequentially performing exposure and development processes using a photo mask. Next, an etching process using the photoresist film pattern as a mask is performed to locally etch the pad nitride film 106, the pad oxide film 104, and the semiconductor substrate 102 to form the trench 108. At this time, the depth of the trench 108 is preferably 3500 to 4000 kPa.

도 3을 참조하면, 트렌치(108)의 내부면의 손상을 보상하고, 트렌치(108)의 상부의 모서리 부위의 라운딩 처리와, 액티브 영역의 임계치수를 고려하여 월(wall) 희생(SACrificial) 산화공정을 실시함으로써 트렌치(108)의 내부면에 월 희생 산화막(미도시)을 형성할 수도 있다. 또한, 월 트렌치(108)의 내부면에 대하여 산화공정을 실시하여 트렌치(108) 내부면에 월 산화막(미도시)을 형성할 수도 있다. Referring to FIG. 3, wall sacrificial oxidation is compensated for by damaging the inner surface of the trench 108, rounding the upper corner portion of the trench 108, and considering the critical dimension of the active region. By performing the step, a month sacrificial oxide film (not shown) may be formed on the inner surface of the trench 108. In addition, an oxidation process may be performed on the inner surface of the wall trench 108 to form a wall oxide film (not shown) on the inner surface of the trench 108.

이어서, 트렌치(108) 내부에 보이드(void)가 발생하지 않도록 HDP(High Density Plasam) 산화막(110)을 이용하여 트렌치(108)를 매립하도록 갭 필링(gap filling) 한다. 이때, HDP 산화막(110)은 5500 내지 6000Å의 두께로 형성하는 것 이 바람직하다. Subsequently, gap filling is performed to fill the trench 108 using the HDP (High Density Plasam) oxide film 110 so that voids do not occur in the trench 108. At this time, the HDP oxide film 110 is preferably formed to a thickness of 5500 ~ 6000Å.

이어서, 전체 구조 상부에 포토레지스트막(PR1)을 2000 내지 2500Å의 두께로 도포한다. 포토레지스트막(PR1)은 HDP 산화막(110) 증착시 트렌치(108)에 의해 발생하는 필드 영역과 액티브 영역 간의 슬로프를 보상, 즉 제거하는 역할을 하게 된다. Next, photoresist film PR1 is applied over the entire structure to a thickness of 2000 to 2500 kPa. The photoresist film PR1 serves to compensate, that is, remove, the slope between the field region and the active region generated by the trench 108 when the HDP oxide layer 110 is deposited.

도 4를 참조하면, 포토레지스트막(PR1)에 대하여 어닐(anneal) 공정, 예컨대, 베이크(bake) 공정을 실시한다. 베이크 공정은 HDP 산화막(110)의 슬로프에 의해 포토레지스트막(PR1)에서도 발생할 수 있는 슬로프를 완전히 제거하기 위하여 실시된다. 이때, 베이크 공정은 포토레지스트막(PR1)의 유동성을 고려하여 100 내지 130℃에서 실시하는 것이 바람직하다. 이후, 별도의 CMP 공정을 추가로 실시하여 포토레지스트막(PR1)은 평탄화 될 수도 있다. Referring to FIG. 4, an annealing process, for example, a bake process is performed on the photoresist film PR1. The baking process is performed to completely remove the slopes that may occur in the photoresist film PR1 by the slopes of the HDP oxide film 110. In this case, the baking process is preferably performed at 100 to 130 ° C. in consideration of the fluidity of the photoresist film PR1. Thereafter, a separate CMP process may be further performed to planarize the photoresist film PR1.

도 5를 참조하면, 포토레지스트막(PR1)에 대하여 블랭켓(blanket) 또는 에치백(etch back) 방식으로 식각공정을 실시하여 액티브 영역의 HDP 산화막(110)의 상부 표면이 노출되도록 포토레지스트막(PR1)을 식각한다. 이로써, 필드 영역의 HDP 산화막(110)의 슬로프 부위가 매립되어 전체적으로 평탄화된 HDP 산화막(110)을 형성할 수 있다. Referring to FIG. 5, the photoresist film PR1 is etched by a blanket or etch back method so that the top surface of the HDP oxide film 110 in the active region is exposed. Etch (PR1). As a result, the slope portion of the HDP oxide film 110 in the field region may be filled to form the planarized HDP oxide film 110 as a whole.

도 6을 참조하면, 전체 구조 상부에 포토레지스트막(PR2)을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 필드 영역의 포토레지스트막(PR1) 패턴 상에 포토레지스트막(PR2) 패턴을 형성한다. 이때, 포토레지스트막(PR2)은 도 7에서 실시되는 식각공정시 액티브 영역의 HDP 산화막(110)의 일부가 식각되어 액 티브 영역과 필드 영역에서 HDP 산화막(110)이 동일하게 평탄화되도록 마스크 역할을 하기 위해 충분히 두껍게 형성한다. 바람직하게는 10000 내지 11000Å의 두께로 도포한다. Referring to FIG. 6, after the photoresist film PR2 is applied over the entire structure, an exposure and development process using a photo mask is performed to form a photoresist film PR2 pattern on the photoresist film PR1 pattern in the field region. To form. At this time, the photoresist film PR2 serves as a mask to etch a part of the HDP oxide film 110 in the active region during the etching process of FIG. 7 to planarize the HDP oxide film 110 in the active region and the field region. In order to form thick enough. Preferably it is applied in a thickness of 10000 to 11000 kPa.

도 7을 참조하면, 전체 구조 상부에 대하여 식각공정을 실시하여 액티브 영역과 필드 영역에서 HDP 산화막(110)을 평탄화한다. 즉, HDP 산화막(110)과 식각률이 다른 포토레지스트막(PR1) 패턴 및 포토레지스트막(PR2) 패턴을 필드 영역에 두껍게 형성한 후 식각공정을 실시함으로써 액티브 영역의 HDP 산화막(110)만 식각되어 액티브 영역과 필드 영역이 평탄화된다. Referring to FIG. 7, an etching process is performed on the entire structure to planarize the HDP oxide layer 110 in the active region and the field region. That is, by forming a photoresist film PR1 pattern and a photoresist film PR2 pattern having a different etch rate from the HDP oxide film 110 in the field region, the etching process is performed to etch only the HDP oxide film 110 in the active region. The active area and the field area are planarized.

도 8을 참조하면, 전체 구조 상부에 대하여 CMP 공정을 실시하여 액티브 영역의 HDP 산화막(110)을 제거하여 패드 질화막(106)의 상부를 노출시킨 후 식각공정 또는 세정공정을 실시하여 패드 질화막(106)과 패드 산화막(104)을 제거하여 소자 분리막(112)을 형성한다. 이때, 패드 산화막(104)는 후속 공정을 위해 제거하지 않을 수도 있다. Referring to FIG. 8, a CMP process is performed on the entire structure to remove the HDP oxide layer 110 in the active region, thereby exposing an upper portion of the pad nitride layer 106, and then performing an etching process or a cleaning process to perform the pad nitride layer 106. ) And the pad oxide film 104 are removed to form the device isolation film 112. In this case, the pad oxide film 104 may not be removed for subsequent processing.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에서는 소자 분리막 형성공정시, 트렌치를 매립하도록 산화막을 증착하고, 그 상부에 포토레지스트막을 증착한 후 어닐링 공정 및 평탄화 공정을 통해 액티브 영역과 필드 영역 간에 발생하는 슬로프를 제거함으로써 종래기술에서 발생하는 액티브 영역의 손상을 방지하여 반도체 소자의 특성을 안정화 시킬 수 있다.  As described above, in the device isolation film forming process, an oxide film is deposited to fill a trench, a photoresist film is deposited thereon, and a slope generated between the active region and the field region is formed through an annealing process and a planarization process. By removing it, it is possible to prevent damage to the active region occurring in the prior art and stabilize the characteristics of the semiconductor device.

Claims (7)

(a) 액티브 영역과 필드 영역으로 정의되는 반도체 기판을 제공하는 단계;(a) providing a semiconductor substrate defined by an active region and a field region; (b) 상기 반도체 기판을 국부적으로 식각하여 트렌치를 형성하는 단계;(b) locally etching the semiconductor substrate to form a trench; (c) 상기 트렌치를 갭 필링하도록 전체 구조 상부에 산화막을 증착하는 단계; (c) depositing an oxide film over the entire structure to gap fill the trench; (d) 전체 구조 상부에 제1 포토레지스트막을 도포하는 단계;(d) applying a first photoresist film over the entire structure; (e) 상기 액티브 영역의 상기 산화막이 노출되도록 상기 제1 포토레지스트막에 대해 평탄화 공정을 실시하여, 상기 산화막 증착공정시 상기 필드 영역에서 다른 부위에 비해 움푹 들어간 부위를 매립하도록 제1 포토레지스트막 패턴을 형성하는 단계;(e) performing a planarization process on the first photoresist film to expose the oxide film in the active region, and filling the recessed portion in the field region with respect to other portions in the field region during the oxide film deposition process Forming a pattern; (f) 상기 제1 포토레지스트막 패턴 상에 제2 포토레지스트 패턴을 형성하는 단계;(f) forming a second photoresist pattern on the first photoresist film pattern; (g) 상기 제1 및 제2 포토레지스트막 패턴과 상기 액티브 영역의 상기 산화막을 식각하여, 상기 액티브 영역 및 상기 필드 영역에서 상기 산화막을 평탄화하는 단계; 및(g) etching the first and second photoresist layer patterns and the oxide layer in the active region to planarize the oxide layer in the active region and the field region; And (h) 상기 액티브 영역의 상기 반도체 기판이 노출되도록 식각공정을 실시하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 소자 분리막 형성방법.(h) forming an isolation layer by performing an etching process to expose the semiconductor substrate in the active region. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 HDP 산화막을 이용하여 5500 내지 6000Å의 두께로 증착하는 것을 특징으로 하는 소자 분리막 형성방법. And the oxide film is deposited to a thickness of 5500 to 6000 kW using an HDP oxide film. 제 1 항에 있어서,The method of claim 1, 상기 제1 포토레지스트막은 2000 내지 2500Å의 두께로 도포하는 것을 특징으로 하는 소자 분리막 형성방법.The first photoresist film is a device isolation film forming method, characterized in that for applying a thickness of 2000 to 2500Å. 제 1 항에 있어서,The method of claim 1, 상기 (d) 단계와 상기 (e) 단계 사이에 어닐 공정을 실시하여 상기 제1 포토레지스트막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리막 형성방법. And performing an annealing process between the step (d) and the step (e) to planarize the first photoresist film. 제 4 항에 있어서,The method of claim 4, wherein 상기 어닐 공정은 100 내지 130℃의 온도에서 실시하는 것을 특징으로 하는 소자 분리막 형성방법.The annealing process is a device isolation film forming method, characterized in that carried out at a temperature of 100 to 130 ℃. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제2 포토레지스트막 패턴은 10000 내지 11000Å의 두께로 도포된 후, 포토마스크를 이용한 노광 및 현상 공정을 실시하여 형성하는 것을 특징으로 하는 소자 분리막 형성방법.The second photoresist film pattern is applied to a thickness of 10000 to 11000Å, the device isolation film forming method, characterized in that formed by performing an exposure and development process using a photomask.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980048836A (en) * 1996-12-18 1998-09-15 김광호 Device Separating Method of Semiconductor Device
KR0179000B1 (en) * 1991-01-16 1999-04-15 문정환 Planarization method of semiconductor device
JPH11150179A (en) * 1997-11-14 1999-06-02 Nec Corp Manufacture of trench isolation type semiconductor device
KR20010059233A (en) * 1999-12-30 2001-07-06 박종섭 Method For Forming The Isolation Oxide Layer Of Semiconductor Device
KR20020044682A (en) * 2000-12-06 2002-06-19 박종섭 Method for forming isolation layer in semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0179000B1 (en) * 1991-01-16 1999-04-15 문정환 Planarization method of semiconductor device
KR19980048836A (en) * 1996-12-18 1998-09-15 김광호 Device Separating Method of Semiconductor Device
JPH11150179A (en) * 1997-11-14 1999-06-02 Nec Corp Manufacture of trench isolation type semiconductor device
KR20010059233A (en) * 1999-12-30 2001-07-06 박종섭 Method For Forming The Isolation Oxide Layer Of Semiconductor Device
KR20020044682A (en) * 2000-12-06 2002-06-19 박종섭 Method for forming isolation layer in semiconductor device

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