KR20070002945A - Method for forming trench type isolation layer in semiconductor device - Google Patents

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Abstract

A method for forming a trench type isolation layer of a semiconductor device is provided to simplify forming processes and to restrain the generation of moat at a corner portion of an isolation region. A pad silicon rich oxide layer is formed on a silicon substrate(10). A trench mask pattern is formed on the resultant structure by etching selectively the pad silicon rich oxide layer. At this time, the substrate is partially exposed to the outside. A trench is formed by etching the exposed portion of the substrate. A trench filling oxide layer(16) is formed on the resultant structure. A trench filling oxide layer is planarized by performing a CMP process using the trench mask pattern as a polish stop layer. The trench mask pattern is removed from the resultant structure by wet etching.

Description

반도체 소자의 트렌치형 소자분리막 형성방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}METHODS FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.1A-1E are cross-sectional views illustrating an STI process in accordance with one embodiment of the present invention.

도 2는 실리콘리치성 산화막의 O2/SiH4비에 따른 R.I 특성을 나타낸 그래프.2 is a graph showing the RI characteristics according to the O 2 / SiH 4 ratio of the silicon rich oxide film.

도 3은 CMP 공정시 실리콘리치성 산화막의 제거율(연마속도)을 나타낸 그래프.Figure 3 is a graph showing the removal rate (polishing rate) of the silicon rich oxide film during the CMP process.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10: 실리콘 기판 12: 패드 실리콘리치성 산화막10: silicon substrate 12: pad silicon rich oxide film

13: 측벽 산화막 14: 라이너 질화막13: side wall oxide film 14: liner nitride film

15: 라이너 산화막 16: HDP 산화막15: liner oxide 16: HDP oxide

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.The silicon isolation process (LOCOS) process, which is a traditional device isolation process, cannot fundamentally be free from Bird's beak and is difficult to apply to highly integrated semiconductor devices due to the reduction of the active area caused by Buzzbeek.

한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.Meanwhile, the trench trench isolation (STI) process can fundamentally solve instability factors such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and is advantageous for securing the active region. It is emerging as a device separation process, and it is a promising technology that can be applied to the manufacturing process of ultra-high-density semiconductor devices above the giga DRAM level as of now and in the future.

종래기술에 따른 STI 공정은, 우선 실리콘 기판 상에 110Å 두께의 패드 산화막 및 600Å 두께의 패드 질화막을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막 및 패드 산화막을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 80Å 두께의 측벽 산화막을 형성한다.The STI process according to the prior art first forms a 110 nm thick pad oxide film and a 600 nm thick pad nitride film on a silicon substrate, and then patterns the pad nitride film and the pad oxide film through a photolithography and etching process using an element isolation mask to form a trench mask pattern. Next, a trench is formed by dry etching the exposed silicon substrate using the trench mask pattern as a barrier, and a thermal oxidation process is performed to form a sidewall oxide film having a thickness of 80 占 in the trench.

다음으로, 전체 구조 표면을 따라 50Å 두께의 라이너 질화막(liner nitride) 및 80Å 두께의 라이너 산화막을 증착한 후, 전체 구조 상부에 4500Å 두께의 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립 하고, HDP 산화막에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막을 평탄화시킨다.Next, a 50 nm thick liner nitride film and a 80 nm thick liner oxide film are deposited along the entire structure surface, and then a 4500 nm thick high density plasma (HDP) oxide film is deposited over the entire structure. It is embedded, the HDP oxide film is annealed, and a chemical mechanical polishing (CMP) process is performed to planarize the HDP oxide film.

계속하여, 인산 용액(H3PO4)을 사용하여 패드 질화막을 습식 제거하고, BOE 용액 또는 HF 용액을 사용하여 잔류하는 패드 산화막을 습식 제거하여 트렌치 소자 분리 공정을 완료한다.Subsequently, the pad nitride film is wet removed using a phosphoric acid solution (H 3 PO 4 ), and the remaining pad oxide film is wet removed using a BOE solution or an HF solution to complete the trench device isolation process.

일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막을 적용하고 있다. 라이너 질화막은 후속 산화 분위기에서의 열공정(예컨대, 게이트 산화 공정)에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판 간의 도펀트(특히 붕소) 확산을 억제함으로써 소자의 동작 특성, 특히 DRAM의 경우에는 리프레시 특성을 개선하는데 기여한다. 실제적으로, 라이너 질화막 적용시 접합 누설 등을 줄임으로써 비적용시에 비해 30ms의 리프레시 시간의 증가를 가져오고 있다. 한편, 이러한 리프레시 특성은 DRAM의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막의 사용은 거의 불가피한 것으로 보고되고 있다.In general, in the STI process, a liner nitride film is applied as described above. The liner nitride film reduces stress due to oxidation of the silicon substrate at the interface between the active region and the device isolation region by a thermal process (eg, a gate oxidation process) in a subsequent oxidizing atmosphere, and a dopant between the device isolation layer and the silicon substrate (especially boron). By suppressing the diffusion, it contributes to improving the operating characteristics of the device, particularly the refresh characteristic in the case of DRAM. In practice, by reducing the joint leakage when the liner nitride film is applied, the refresh time of 30 ms is increased compared to the non-application. On the other hand, such refresh characteristics are becoming more important as the high integration of DRAM proceeds, and the use of a liner nitride film is reported to be almost inevitable.

한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 후속 트렌치 매립 절연막의 열화 및 결함을 유발하기도 하는데, 이러한 문제점을 고려하여 라이너 질화막 상에 응력 버퍼층으로 라이너 산화막을 추가로 증착하고 있다. 한편, 라이너 산화막은 현재 트렌치 매립 절연막으로 사용되고 있는 HDP 산화막 증착시 라이너 질화막의 산화나 손상을 방지하는 역할을 수행하기도 한다.On the other hand, the liner nitride film may cause deterioration and defects of subsequent trench-filled insulating films due to the tensile stress peculiar to the nitride film. In consideration of these problems, a liner oxide film is further deposited as a stress buffer layer on the liner nitride film. On the other hand, the liner oxide film also serves to prevent the oxidation or damage of the liner nitride film during the deposition of the HDP oxide film that is currently used as a trench filling insulating film.

상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드 질화막 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막이 과도하게 손실되고, 결국 CMP 공정 이후에 수행되는 여러 차례의 습식 공정을 거치면서 소자분리 영역 가장자리의 소자분리막의 손실을 가속화하여 모트(moat)를 유발하게 된다.In order to prevent the nitride film residue during the pad nitride film removal process using the phosphoric acid solution of the conventional STI process performed as described above, it is necessary to perform the excessive etching of about 20 to 50% of the etching target. In the excessive etching process, the liner nitride film is excessively lost, and eventually, a plurality of wet processes performed after the CMP process accelerate the loss of the device isolation film at the edge of the device isolation region, thereby causing a moat.

이처럼 소자분리 영역 가장자리 부분에 형성된 모트의 깊이가 깊을 경우, 후속 게이트 패터닝시 게이트 전극용 전도막(예컨대, 폴리실리콘막)의 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 셀 트랜지스터의 문턱전압(threshold voltage, Vt)을 감소시키는 등 여러 가지 부작용을 유발하게 된다.In this case, when the depth of the mort formed at the edge of the isolation region is deep, the residue of the conductive film for the gate electrode (eg, the polysilicon film) may be induced during the subsequent gate patterning, causing the micro bridge and the threshold of the cell transistor. There are a number of side effects, such as reducing the threshold voltage (Vt).

한편, 전술한 바와 같이 종래에는 CMP 공정시 연마 정지막으로 패드 질화막을 사용하고 있는데, 이러한 패드 질화막의 사용은 공정을 복잡하게 만드는 단점이 있다. 즉, 패드 질화막의 스트레스를 완화시키기 위해서 패드 산화막을 사용해야 하고, 스트레스에 의한 웨이퍼 변형(warpage)을 방지하기 위해 웨이퍼 배면의 패드 질화막을 식각하는 공정을 수행해야 한다.Meanwhile, as described above, the pad nitride film is conventionally used as the polishing stop film in the CMP process. In other words, the pad oxide film should be used to alleviate the stress of the pad nitride film, and the pad nitride film on the back surface of the wafer should be etched to prevent wafer warpage caused by stress.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공정을 단순화하면서, 소자분리 영역 가장자리에서의 모트 발생을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method for forming a trench type device isolation film of a semiconductor device which can suppress the generation of the mott at the edge of the device isolation region while simplifying the process. There is this.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 실리콘리치성 산화막을 형성하는 단계; 상기 패드 실리콘리치성 산화막을 선택적으로 식각하여 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 트렌치 매립 산화막을 형성하는 단계; 상기 패드 실리콘리치성 산화막을 연마 정지막으로 사용하는 화학·기계적 연마 공정을 실시하여 상기 트렌치 매립 산화막을 평탄화시키는 단계; 및 산화막 습식 식각 공정을 실시하여 잔류하는 상기 패드 실리콘리치성 산화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a pad silicon rich oxide film on a silicon substrate; Selectively etching the pad silicon rich oxide layer to form a trench mask pattern; Selectively etching the exposed silicon substrate to form a trench; Forming a trench buried oxide film; Performing a chemical and mechanical polishing process using the pad silicon rich oxide film as a polishing stop film to planarize the trench buried oxide film; And removing the pad silicon rich oxide film by performing an oxide wet etching process, thereby providing a trench type device isolation film forming method of a semiconductor device.

또한, 본 발명의 다른 측면에 따르면, 실리콘 기판 상에 패드 실리콘리치성 산화막을 형성하는 단계; 상기 패드 실리콘리치성 산화막을 선택적으로 식각하여 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 열산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계; 상기 라이너 산화막이 형성된 전체 구조 상부에 고밀도플라즈마(HDP) 산화막을 증착하여 트렌치 갭필을 수행하는 단계; 상기 패드 실리콘리치성 산화막을 연마 정지막으로 사용하는 화학·기계적 연마 공정을 실시하여 상기 트렌치 매립 산화막을 평탄화시키는 단계; 및 산화막 습식 식각 공정을 실시하여 잔류하는 상기 패드 실리콘리치성 산화막을 제거하는 단계를 포함하는 반도 체 소자의 트렌치형 소자분리막 형성방법이 제공된다.Further, according to another aspect of the invention, forming a pad silicon rich oxide film on a silicon substrate; Selectively etching the pad silicon rich oxide layer to form a trench mask pattern; Selectively etching the exposed silicon substrate to form a trench; Performing a thermal oxidation process to form a sidewall oxide film in said trench; Forming a liner nitride film along the entire structure surface on which the sidewall oxide film is formed; Forming a liner oxide film along the entire structure surface on which the liner nitride film is formed; Performing a trench gap fill by depositing a high density plasma (HDP) oxide film on the entire structure where the liner oxide film is formed; Performing a chemical and mechanical polishing process using the pad silicon rich oxide film as a polishing stop film to planarize the trench buried oxide film; And removing the pad silicon-rich oxide film remaining by performing an oxide wet etching process, thereby providing a trench type device isolation film forming method of a semiconductor device.

본 발명에서는 종래의 패드 질화막을 대신하여 패드 실리콘리치성 산화막을 사용한다. 실리콘리치성 산화막은 트렌치 갭필 산화막인 HDP 산화막과 연마 선택비를 가지며, 습식 식각율은 비슷한 특성을 가진다. 이 경우, 패드 실리콘리치성 산화막을 제거하기 위한 식각 공정에서 라이너 질화막의 손실을 방지함으로써 모트 발생을 억제할 수 있으며, 패드 실리콘리치성 산화막과 HDP 산화막의 습식 식각율이 비슷하기 때문에 유효 소자분리막 높이(Efffective Fox Height, EFH) 제어도 용이하다. 또한, 패드 질화막의 배제에 따라 패드 산화막 증착 및 제거 공정, 웨이퍼 배면 식각 공정 등을 생략할 수 있어 공정을 단순화하는 장점이 있다.In the present invention, a pad silicon rich oxide film is used in place of the conventional pad nitride film. The silicon rich oxide film has a polishing selectivity with the HDP oxide film, which is a trench gap fill oxide, and the wet etch rate has similar characteristics. In this case, in the etching process for removing the pad silicon rich oxide film, it is possible to suppress the loss of the liner nitride film, thereby suppressing the occurrence of moat.The effective device isolation layer height is similar because the wet etching rate of the pad silicon rich oxide film and the HDP oxide film is similar. (Efffective Fox Height, EFH) Easy to control. In addition, according to the exclusion of the pad nitride layer, the pad oxide layer deposition and removal process, the wafer back etching process, and the like can be omitted, thereby simplifying the process.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.1A to 1E are cross-sectional views illustrating an STI process according to an embodiment of the present invention.

본 실시예에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 실리콘리치성 산화막(12)을 증착하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 실리콘리치성 산화막(12)을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 측벽 산화막(13)을 형성한다. 이때, 패드 실리콘리치성 산화막(12)은 플라즈마 화학기상증착(PECVD) 방식 또는 고밀도플라즈마(HDP) 방식을 사용하여 100~1000Å 두께로 증착하는 것이 바람직하며, 증착시 실리콘 소오스인 SiH4 가스의 유량비는 30~250sccm, O2/SiH4비는 0.8~1.4, RF 파워는 500~2000W 조건을 사용하는 것이 바람직하다.In the STI process according to the present embodiment, first, as shown in FIG. 1A, the pad silicon rich oxide layer 12 is deposited on the silicon substrate 10, and the pad silicon rich is formed through a photolithography and etching process using a device isolation mask. After forming the trench mask pattern by patterning the oxide oxide layer 12, the trench is formed by dry etching the exposed silicon substrate 10 using the trench mask pattern as a barrier, and a thermal oxidation process is performed to form sidewalls in the trench. An oxide film 13 is formed. At this time, the pad silicon rich oxide film 12 is preferably deposited to a thickness of 100 ~ 1000Å by using a plasma chemical vapor deposition (PECVD) method or a high density plasma (HDP) method, the flow rate ratio of SiH 4 gas, a silicon source during deposition. The 30 ~ 250sccm, O 2 / SiH 4 ratio is 0.8 ~ 1.4, RF power is preferably used 500 ~ 2000W conditions.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(14)을 증착한 후, 다시 전체 구조 표면을 따라 라이너 산화막(15)을 증착한다.Next, as shown in FIG. 1B, the liner nitride film 14 is deposited along the entire structure surface, and then the liner oxide film 15 is further deposited along the entire structure surface.

이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, HDP 산화막(16)에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, 패드 실리콘리치성 산화막(12)을 연마 정지막으로 사용한다.Subsequently, as shown in FIG. 1C, a high density plasma (HDP) oxide film 16 is deposited on the entire structure to fill the trench, annealing the HDP oxide film 16, and chemical and mechanical polishing. A chemical mechanical polishing (CMP) process is performed to planarize the HDP oxide film 16. At this time, the pad silicon rich oxide film 12 is used as the polishing stop film.

계속하여, 도 1d에 도시된 바와 같이 HF 용액 또는 BOE 용액을 사용하여 패드 실리콘리치성 산화막(12)을 습식 제거한다. 이 때, 노출된 라이너 산화막(15)도 제거된다.Subsequently, the pad silicon-rich oxide film 12 is wet removed using an HF solution or a BOE solution as shown in FIG. 1D. At this time, the exposed liner oxide film 15 is also removed.

이후, 도 1e에 도시된 바와 같이 인산 용액을 사용하여 라이너 질화막(14)의 돌출 부분을 습식 제거한다.Thereafter, as shown in FIG. 1E, the protruding portion of the liner nitride film 14 is wet-removed using a phosphoric acid solution.

도 2는 실리콘리치성 산화막의 O2/SiH4비에 따른 R.I 특성을 나타낸 그래프이며, 도 3은 CMP 공정시 실리콘리치성 산화막의 제거율(연마속도)을 나타낸 그래 프이다.2 is a graph showing RI characteristics according to the O 2 / SiH 4 ratio of the silicon rich oxide film, Figure 3 is a graph showing the removal rate (polishing rate) of the silicon rich oxide film during the CMP process.

통상적으로, HDP 산화막의 R.I.값은 1.45~1.46의 값을 가지는 반면, 실리콘리치성 산화막은 1.47~1.52의 R.I.값을 가진다. 이러한 실리콘리치성 산화막은 HDP 산화막에 비해 CMP 공정시 연마속도가 상당히 떨어지는 특징을 가진다. 따라서, 트렌치 갭필 산화막인 HDP 산화막의 평탄화를 위한 CMP 공정시 실리콘 리치 산화막이 연마 정지막으로서 충분한 역할을 할 수 있다.Typically, the R.I. value of the HDP oxide film has a value of 1.45 to 1.46, while the silicon rich oxide film has a R.I. value of 1.47 to 1.52. The silicon rich oxide film is characterized by a considerably lower polishing rate during the CMP process than the HDP oxide film. Accordingly, the silicon rich oxide film may play a sufficient role as the polishing stop film in the CMP process for planarization of the HDP oxide film, which is a trench gap fill oxide film.

그러나, 한편으로 실리콘리치성 산화막은 HDP 산화막과 유사한 습식 식각 선택비를 보인다. 100:1 HF 용액에서의 습식 식각 속도는 30~35Å 정도이다. 따라서, 패드 실리콘리치성 산화막을 제거할 때, HDP 산화막이나 라이너 산화막이 함께 제거되어 EFH 제어가 용이해진다.On the one hand, however, the silicon rich oxide film has a wet etching selectivity similar to that of the HDP oxide film. The wet etch rate in a 100: 1 HF solution is about 30 to 35 kW. Therefore, when the pad silicon rich oxide film is removed, the HDP oxide film and the liner oxide film are removed together to facilitate EFH control.

한편, 패드 실리콘리치성 산화막을 제거하기 위한 식각 공정에서 라이너 질화막의 손실을 방지함으로써 모트 발생을 억제할 수 있으며, 패드 질화막의 배제에 따라 패드 산화막 증착 및 제거 공정, 웨이퍼 배면 식각 공정(습식) 등을 생략할 수 있어 공정을 단순화하는 장점이 있다.On the other hand, by preventing the loss of the liner nitride film in the etching process for removing the pad silicon rich oxide film, it is possible to suppress the generation of the mote, the pad oxide film deposition and removal process, wafer back etching process (wet), etc. by removing the pad nitride film Since it can be omitted there is an advantage to simplify the process.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 패드 실리콘리치성 산화막을 먼저 제거하고 라 이너 질화막을 다음에 제거하는 경우를 일례로 들어 설명하였으나, 본 발명은 라이너 질화막을 먼저 제거하고 패드 실리콘리치성 산화막을 나중에 제거하는 경우에도 적용된다.For example, in the above-described embodiment, the case where the pad silicon rich oxide film is first removed and the liner nitride film is removed is described as an example. However, the present invention removes the liner nitride film first and the pad silicon rich oxide film later. This also applies.

또한, 전술한 실시예에서는 소자 특성 및 신뢰도 확보를 위하여 측벽 산화막, 라이너 질화막, 라이너 산화막 등을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이들 물질막을 적용하지 않는 경우에도 일정 효과를 가지므로, 이들 물질막의 적용 여부와 관계없이 적용된다.In addition, in the above-described embodiment, a case in which sidewall oxide film, liner nitride film, and liner oxide film is applied is described as an example to secure device characteristics and reliability. However, the present invention has a certain effect even when these material films are not applied. This applies regardless of whether or not these material films are applied.

또한, 전술한 실시예에서는 트렌치 매립 산화막으로 HDP 산화막을 적용하는 경우를 일례로 들어 설명하였으나, 실리콘리치성 산화막과 연마 속도가 다른 산화막을 트렌치 매립 산화막으로 적용하는 경우에도 본 발명은 성립된다.In addition, in the above-described embodiment, the case where the HDP oxide film is applied to the trench buried oxide film has been described as an example. However, the present invention also holds when an oxide film having a different polishing rate from the silicon rich oxide film is applied to the trench buried oxide film.

전술한 본 발명은 공정을 단순화하여 생산성을 증가시키는 효과가 있으며, 모트 및 EFH 제어가 용이하여 반도체 소자의 수율 및 신뢰도 개선을 기대할 수 있다.The present invention described above has the effect of increasing the productivity by simplifying the process, it is easy to control the mort and EFH can be expected to improve the yield and reliability of the semiconductor device.

Claims (9)

실리콘 기판 상에 패드 실리콘리치성 산화막을 형성하는 단계;Forming a pad silicon rich oxide film on the silicon substrate; 상기 패드 실리콘리치성 산화막을 선택적으로 식각하여 트렌치 마스크 패턴을 형성하는 단계;Selectively etching the pad silicon rich oxide layer to form a trench mask pattern; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the exposed silicon substrate to form a trench; 트렌치 매립 산화막을 형성하는 단계;Forming a trench buried oxide film; 상기 패드 실리콘리치성 산화막을 연마 정지막으로 사용하는 화학·기계적 연마 공정을 실시하여 상기 트렌치 매립 산화막을 평탄화시키는 단계; 및Performing a chemical and mechanical polishing process using the pad silicon rich oxide film as a polishing stop film to planarize the trench buried oxide film; And 산화막 습식 식각 공정을 실시하여 잔류하는 상기 패드 실리콘리치성 산화막을 제거하는 단계Performing an oxide wet etching process to remove the remaining pad silicon rich oxide layer 를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 트렌치 매립 산화막은 고밀도플라즈마(HDP) 산화막인 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The trench buried oxide film is a trench type device isolation film forming method of a semiconductor device, characterized in that the high-density plasma (HDP) oxide film. 제2항에 있어서,The method of claim 2, 상기 패드 실리콘리치성 산화막은 플라즈마 화학기상증착(PECVD) 방식 또는 고밀도플라즈마(HDP) 방식을 사용하여 100~1000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The pad silicon rich oxide film is a trench type device isolation film forming method of a semiconductor device, characterized in that the deposition using a plasma chemical vapor deposition (PECVD) method or a high density plasma (HDP) method to a thickness of 100 ~ 1000Å. 제3항에 있어서,The method of claim 3, 상기 패드 실리콘리치성 산화막은 30~250sccm의 SiH4 가스 유량비, 0.8~1.4의 O2/SiH4비, 500~2000W RF 파워 조건을 적용하는 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The pad silicon rich oxide layer is formed of a trench type device isolation film for a semiconductor device, characterized in that the deposition is applied under a SiH 4 gas flow rate ratio of 30 to 250 sccm, an O 2 / SiH 4 ratio of 0.8 to 1.4, and a 500 to 2000 W RF power condition. Way. 실리콘 기판 상에 패드 실리콘리치성 산화막을 형성하는 단계;Forming a pad silicon rich oxide film on the silicon substrate; 상기 패드 실리콘리치성 산화막을 선택적으로 식각하여 트렌치 마스크 패턴을 형성하는 단계;Selectively etching the pad silicon rich oxide layer to form a trench mask pattern; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the exposed silicon substrate to form a trench; 열산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계;Performing a thermal oxidation process to form a sidewall oxide film in said trench; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;Forming a liner nitride film along the entire structure surface on which the sidewall oxide film is formed; 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성 하는 단계;Forming a liner oxide film along the entire structure surface on which the liner nitride film is formed; 상기 라이너 산화막이 형성된 전체 구조 상부에 고밀도플라즈마(HDP) 산화막을 증착하여 트렌치 갭필을 수행하는 단계;Performing a trench gap fill by depositing a high density plasma (HDP) oxide film on the entire structure where the liner oxide film is formed; 상기 패드 실리콘리치성 산화막을 연마 정지막으로 사용하는 화학·기계적 연마 공정을 실시하여 상기 트렌치 매립 산화막을 평탄화시키는 단계; 및Performing a chemical and mechanical polishing process using the pad silicon rich oxide film as a polishing stop film to planarize the trench buried oxide film; And 산화막 습식 식각 공정을 실시하여 잔류하는 상기 패드 실리콘리치성 산화막을 제거하는 단계Performing an oxide wet etching process to remove the remaining pad silicon rich oxide layer 를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 패드 실리콘리치성 산화막을 제거하는 단계 수행 후,After the step of removing the pad silicon rich oxide film, 상기 라이너 질화막의 돌출 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.And removing the protruding portion of the liner nitride film. 제5항에 있어서,The method of claim 5, 상기 상기 트렌치 매립 산화막을 평탄화시키는 단계 수행 후,After the step of planarizing the trench buried oxide film, 상기 라이너 질화막을 일정 깊이만큼 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.And removing the liner nitride layer by a predetermined depth. 제5항에 있어서,The method of claim 5, 상기 패드 실리콘리치성 산화막은 플라즈마 화학기상증착(PECVD) 방식 또는 고밀도플라즈마(HDP) 방식을 사용하여 100~1000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The pad silicon rich oxide film is a trench type device isolation film forming method of a semiconductor device, characterized in that the deposition using a plasma chemical vapor deposition (PECVD) method or a high density plasma (HDP) method to a thickness of 100 ~ 1000Å. 제8항에 있어서,The method of claim 8, 상기 패드 실리콘리치성 산화막은 30~250sccm의 SiH4 가스 유량비, 0.8~1.4의 O2/SiH4비, 500~2000W RF 파워 조건을 적용하는 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The pad silicon rich oxide layer is formed of a trench type device isolation film for a semiconductor device, characterized in that the deposition is applied under a SiH 4 gas flow rate ratio of 30 to 250 sccm, an O 2 / SiH 4 ratio of 0.8 to 1.4, and a 500 to 2000 W RF power condition. Way.
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