KR20060011401A - Method for forming trench type isolation layer in semiconductor device - Google Patents

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KR20060011401A KR1020040060239A KR20040060239A KR20060011401A KR 20060011401 A KR20060011401 A KR 20060011401A KR 1020040060239 A KR1020040060239 A KR 1020040060239A KR 20040060239 A KR20040060239 A KR 20040060239A KR 20060011401 A KR20060011401 A KR 20060011401A
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 고선택비 슬러리를 적용한 CMP 공정에 따른 트렌치 매립 절연막 가장자리의 모트 깊이 증가를 최소화할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 라이너 질화막 증착 후, 패드 질화막 상부의 라이너 질화막을 제거하는 공정을 추가한다. 이 경우, 후속 트렌치 매립 산화막 증착 후 진행되는 고선택비 슬러리를 적용한 CMP 공정시 활성 영역 상에 패드 질화막만이 존재하게 되어 패드 질화막 제거를 위한 습식 식각 공정에서 라이너 질화막의 과도한 식각을 방지할 수 있다. 한편, 패드 질화막 상부의 라이너 질화막을 선택적으로 제거하기 위하여 포토레지스트 터치 CMP 공정과 질화막 습식 식각 공정을 실시할 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film. It is an object of the present invention to provide a method of forming a trench type isolation layer for a semiconductor device capable of minimizing the increase in the mort depth of the edge of the trench filling insulation layer according to the CMP process using a high selectivity slurry. In the present invention, after the liner nitride film is deposited, a process of removing the liner nitride film on the pad nitride film is added. In this case, only the pad nitride layer may exist on the active region during the CMP process using the high selectivity slurry which is performed after the subsequent trench buried oxide layer deposition, thereby preventing excessive etching of the liner nitride layer in the wet etching process for removing the pad nitride layer. . The photoresist touch CMP process and the nitride film wet etching process may be performed to selectively remove the liner nitride film on the pad nitride film.

트렌치 소자분리, 라이너 질화막, 모트, 고선택비 슬러리, 화학·기계적 연마, 포토레지스트 Trench isolation, liner nitride, mort, high selectivity slurry, chemical and mechanical polishing, photoresist

Description

반도체 소자의 트렌치형 소자분리막 형성방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE} METHODS FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}             

도 1은 고선택비 슬러리를 적용한 CMP 공정을 진행한 웨이퍼의 단면 전자현미경 사진.1 is a cross-sectional electron micrograph of a wafer subjected to a CMP process applying a high selectivity slurry.

도 2는 패드 질화막 제거를 위한 습식 식각 공정을 진행한 웨이퍼의 전자현미경 사진.2 is an electron micrograph of a wafer subjected to a wet etching process for removing the pad nitride layer.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
3A-3D are cross-sectional views illustrating STI processes in accordance with one embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 실리콘 기판 21 : 패드 산화막20 silicon substrate 21 pad oxide film

22 : 패드 질화막 23 : 측벽 산화막22 pad nitride film 23 side wall oxide film

24 : 라이너 질화막 25 : 포토레지스트24 liner nitride film 25 photoresist

26 : 라이너 산화막 27 : HDP 산화막
26: liner oxide film 27: HDP oxide film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.The silicon isolation process (LOCOS) process, which is a traditional device isolation process, cannot fundamentally be free from Bird's beak and is difficult to apply to highly integrated semiconductor devices due to the reduction of the active area caused by Buzzbeek.

한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.Meanwhile, the trench trench isolation (STI) process can fundamentally solve instability factors such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and is advantageous for securing the active region. It is emerging as a device separation process, and it is a promising technology that can be applied to the manufacturing process of ultra-high-density semiconductor devices above the giga DRAM level as of now and in the future.

종래기술에 따른 STI 공정은, 우선 실리콘 기판 상에 110Å 두께의 패드 산화막 및 600Å 두께의 패드 질화막을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막 및 패드 산화막을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 80Å 두께의 측벽 산화막을 형성한다.The STI process according to the prior art first forms a 110 nm thick pad oxide film and a 600 nm thick pad nitride film on a silicon substrate, and then patterns the pad nitride film and the pad oxide film through a photolithography and etching process using an element isolation mask to form a trench mask pattern. Next, a trench is formed by dry etching the exposed silicon substrate using the trench mask pattern as a barrier, and a thermal oxidation process is performed to form a sidewall oxide film having a thickness of 80 占 in the trench.

다음으로, 전체 구조 표면을 따라 50Å 두께의 라이너 질화막(liner nitride) 및 80Å 두께의 라이너 산화막을 증착한 후, 전체 구조 상부에 4500Å 두 께의 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, HDP 산화막에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막을 평탄화시킨다.Next, a 50Å thick liner nitride film and a 80Å thick liner oxide film are deposited along the entire structure surface, and then a 4500Å thick high density plasma (HDP) oxide film is deposited over the entire structure to form a trench. It is buried, annealing with respect to an HDP oxide film, and a chemical mechanical polishing (CMP) process is performed to planarize an HDP oxide film.

계속하여, 인산 용액(H3PO4)을 사용하여 패드 질화막을 습식 제거하고, BOE 용액 또는 HF 용액을 사용하여 잔류하는 패드 산화막을 습식 제거하여 트렌치 소자 분리 공정을 완료한다.Subsequently, the pad nitride film is wet removed using a phosphoric acid solution (H 3 PO 4 ), and the remaining pad oxide film is wet removed using a BOE solution or an HF solution to complete the trench device isolation process.

일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막을 적용하고 있다. 라이너 질화막은 후속 산화 분위기에서의 열공정(예컨대, 게이트 산화 공정)에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판 간의 도펀트(특히 붕소) 확산을 억제함으로써 소자의 동작 특성, 특히 DRAM의 경우에는 리프레시 특성을 개선하는데 기여한다. 실제적으로, 라이너 질화막 적용시 접합 누설 등을 줄임으로써 비적용시에 비해 30ms의 리프레시 시간의 증가를 가져오고 있다. 한편, 이러한 리프레시 특성은 DRAM의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막의 사용은 거의 불가피한 것으로 보고되고 있다.In general, in the STI process, a liner nitride film is applied as described above. The liner nitride film reduces stress due to oxidation of the silicon substrate at the interface between the active region and the device isolation region by a thermal process (eg, a gate oxidation process) in a subsequent oxidizing atmosphere, and a dopant between the device isolation layer and the silicon substrate (especially boron). By suppressing the diffusion, it contributes to improving the operating characteristics of the device, particularly the refresh characteristic in the case of DRAM. In practice, by reducing the joint leakage when the liner nitride film is applied, the refresh time of 30 ms is increased compared to the non-application. On the other hand, such refresh characteristics are becoming more important as the high integration of DRAM proceeds, and the use of a liner nitride film is reported to be almost inevitable.

한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 후속 트렌치 매립 절연막의 열화 및 결함을 유발하기도 하는데, 이러한 문제점을 고려하여 라이너 질화막 상에 응력 버퍼층으로 라이너 산화막을 추가로 증착하고 있다. 한편, 라이너 산화막은 현재 트렌치 매립 절연막으로 사용되고 있는 HDP 산화막 증착시 라이너 질화막의 산화나 손상을 방지하는 역할을 수행하기도 한다.On the other hand, the liner nitride film may cause deterioration and defects of subsequent trench-filled insulating films due to the tensile stress peculiar to the nitride film. In consideration of these problems, a liner oxide film is further deposited as a stress buffer layer on the liner nitride film. On the other hand, the liner oxide film also serves to prevent the oxidation or damage of the liner nitride film during the deposition of the HDP oxide film that is currently used as a trench filling insulating film.

그런데, HDP 산화막을 평탄화하기 위한 화학·기계적 연마 공정을 수행함에 있어서, 통상적으로 질화막에 대한 산화막의 연마 선택비가 높은 고선택비 슬러리(high selectivity slurry)를 적용하고 있다.However, in performing a chemical and mechanical polishing process for planarizing the HDP oxide film, a high selectivity slurry having a high polishing selectivity of the oxide film relative to the nitride film is generally applied.

도 1은 고선택비 슬러리를 적용한 CMP 공정을 진행한 웨이퍼의 단면 전자현미경 사진이다.1 is a cross-sectional electron micrograph of a wafer subjected to a CMP process using a high selectivity slurry.

도 1을 참조하면, 고선택비 슬러리를 적용한 CMP 공정을 진행하는 경우, 라이너 질화막에서 연마 정지가 일어나게 되어, 패드 질화막 상에 측벽 산화막 및 라이너 질화막이 잔류하게 됨을 확인할 수 있다.Referring to FIG. 1, when the CMP process using the high selectivity slurry is performed, polishing stop occurs in the liner nitride film, and thus, the sidewall oxide film and the liner nitride film remain on the pad nitride film.

한편, 이 상태에서 후속 패드 질화막 제거 공정을 수행하면, 활성 영역 상에는 패드 질화막, 측벽 산화막, 라이너 질화막을 모두 제거해야 하는 반면, 패드 질화막의 측벽에는 라이너 질화막이 케미컬에 직접 노출되는 상태가 된다.Meanwhile, when the subsequent pad nitride film removing process is performed in this state, all of the pad nitride film, the sidewall oxide film, and the liner nitride film must be removed on the active region, while the liner nitride film is directly exposed to the chemical on the sidewall of the pad nitride film.

질화막 식각 케미컬인 인산용액에 대한 질화막과 산화막의 선택비는 50:1 정도로 매우 큰 차이가 나기 때문에 활성 영역 상에서 측벽 산화막이 제거되는 동안 패드 질화막 측벽의 라이너 질화막이 과도하게 식각될 수 밖에 없다. 이러한 라이너 질화막의 과도한 식각은 후속 세정 공정시 소자분리 영역 가장자리의 산화막의 손실을 유발하여 깊은 모트를 유발하는 요인이 되고 있다.Since the selectivity ratio of the nitride film and the oxide film to the phosphate solution, which is the nitride etching chemical, is very large, such as 50: 1, the liner nitride film on the sidewall of the pad nitride film cannot be etched excessively while the sidewall oxide film is removed on the active region. Excessive etching of the liner nitride layer causes a loss of an oxide layer at the edge of the isolation region in the subsequent cleaning process, causing a deep mort.

도 2는 패드 질화막 제거를 위한 습식 식각 공정을 진행한 웨이퍼의 전자현미경 사진으로서, 습식 식각 공정시 라이너 질화막이 과도하게 식각되어 활성 영역 표면에 비해 약 80Å 정도 꺼진 상태를 확인할 수 있다. FIG. 2 is an electron micrograph of a wafer subjected to a wet etching process for removing a pad nitride layer. The wet etching process shows that the liner nitride layer is excessively etched to be turned off by about 80 Å from the surface of the active region.                         

이처럼 소자분리 영역 가장자리 부분에 형성된 모트의 깊이가 깊을 경우, 후속 게이트 패터닝시 게이트 전극용 전도막(예컨대, 폴리실리콘막)의 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 셀 트랜지스터의 문턱전압(threshold voltage, Vt)을 감소시키는 등 여러 가지 부작용을 유발하고 있다.
In this case, when the depth of the mort formed at the edge of the isolation region is deep, the residue of the conductive film for the gate electrode (eg, the polysilicon film) may be induced during the subsequent gate patterning, causing the micro bridge and the threshold of the cell transistor. There are many side effects, such as reducing the threshold voltage (Vt).

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고선택비 슬러리를 적용한 CMP 공정에 따른 트렌치 매립 절연막 가장자리의 모트 깊이 증가를 최소화할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the problems of the prior art as described above, a method of forming a trench type isolation layer of a semiconductor device capable of minimizing the increase in the mort depth of the trench buried insulating film edge according to the CMP process applying a high selectivity slurry. The purpose is to provide.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 측벽 산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 트렌치 마스크 패턴 상부의 상기 라이너 질화막을 선택적으로 제거하는 단계; 상기 라이너 질화막이 선택적으로 제거된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계; 고선택비 슬러리를 적용한 화학·기계적 연마 공정을 실시하여 상 기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a trench mask pattern including a pad oxide film and a pad nitride film on a silicon substrate; Selectively etching the exposed silicon substrate to form a trench; Performing a sidewall oxidation process to form a sidewall oxide film in said trench; Forming a liner nitride film along the entire structure surface on which the sidewall oxide film is formed; Selectively removing the liner nitride layer over the trench mask pattern; Forming a trench buried insulating film over the entire structure from which the liner nitride film is selectively removed; Performing a chemical and mechanical polishing process applying a high selectivity slurry to planarize the trench filling insulating film to expose the pad nitride film; And wet removing the pad nitride layer and the pad oxide layer.

또한, 본 발명의 다른 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 측벽 산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 상부에 포토레지스트를 도포하는 단계; 화학·기계적 연마 공정을 실시하여 상기 라이너 질화막이 노출되도록 상기 포토레지스트를 평탄화시키는 단계; 상기 포토레지스트를 식각 베리어로 사용하여 상기 트렌치 마스크 패턴 상부의 상기 라이너 질화막을 선택적으로 제거하는 단계; 상기 라이너 질화막이 선택적으로 제거된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계; 고선택비 슬러리를 적용한 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.Further, according to another aspect of the invention, forming a trench mask pattern including a pad oxide film and a pad nitride film on a silicon substrate; Selectively etching the exposed silicon substrate to form a trench; Performing a sidewall oxidation process to form a sidewall oxide film in said trench; Forming a liner nitride film along the entire structure surface on which the sidewall oxide film is formed; Applying a photoresist over the entire structure where the liner nitride film is formed; Performing a chemical mechanical polishing process to planarize the photoresist to expose the liner nitride film; Selectively removing the liner nitride layer over the trench mask pattern using the photoresist as an etch barrier; Forming a trench buried insulating film over the entire structure from which the liner nitride film is selectively removed; Performing a chemical and mechanical polishing process applying a high selectivity slurry to planarize the trench-filling insulating film to expose the pad nitride film; And wet removing the pad nitride layer and the pad oxide layer.

바람직하게, 상기 라이너 질화막을 선택적으로 제거하는 단계에서, 질화막 습식 식각 공정을 실시한다.Preferably, in the step of selectively removing the liner nitride film, a nitride film wet etching process is performed.

나아가, 상기 질화막 습식 식각 공정은 인산 용액을 사용하여 수행하는 것이 바람직하다.Further, the nitride film wet etching process is preferably performed using a phosphoric acid solution.

한편, 상기 라이너 질화막을 선택적으로 제거하는 단계 수행 후, 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 수행할 수 있다.Meanwhile, after the step of selectively removing the liner nitride layer, the step of forming the liner oxide layer along the entire structure surface may be further performed.

본 발명에서는 라이너 질화막 증착 후, 패드 질화막 상부의 라이너 질화막을 제거하는 공정을 추가한다. 이 경우, 후속 트렌치 매립 산화막 증착 후 진행되는 고선택비 슬러리를 적용한 CMP 공정시 활성 영역 상에 패드 질화막만이 존재하게 되어 패드 질화막 제거를 위한 습식 식각 공정에서 라이너 질화막의 과도한 식각을 방지할 수 있다. 한편, 패드 질화막 상부의 라이너 질화막을 선택적으로 제거하기 위하여 포토레지스트 터치 CMP 공정과 질화막 습식 식각 공정을 실시할 수 있다.
In the present invention, after the liner nitride film is deposited, a process of removing the liner nitride film on the pad nitride film is added. In this case, only the pad nitride layer may exist on the active region during the CMP process using the high selectivity slurry which is performed after the subsequent trench buried oxide layer deposition, thereby preventing excessive etching of the liner nitride layer in the wet etching process for removing the pad nitride layer. . The photoresist touch CMP process and the nitride film wet etching process may be performed to selectively remove the liner nitride film on the pad nitride film.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.3A to 3D are cross-sectional views illustrating an STI process according to an embodiment of the present invention.

본 실시예에 따른 STI 공정은 우선, 도 3a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 각각 30∼150Å 및 300∼1500Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 및 식각 공정을 통해 패드 질화막(22) 및 패드 산화막(21)을 패터닝한 다음, 패드 질화막(22)을 식각 베리어로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각하여 트렌치를 형성한 다. 계속하여, 열산화 공정(600∼1100℃)을 실시하여 노출된 트렌치 영역에 30∼300Å 두께의 측벽 산화막(23)을 성장시킨 다음, 전체 구조 표면을 따라 30∼150Å 두께의 라이너 질화막(24)을 증착한다. 이어서, 전체 구조 상부에 포토레지스트(25)를 도포하고 포토레지스트 터치 CMP 공정을 실시하여 라이너 질화막(24)이 노출되도록 한다.In the STI process according to the present embodiment, first, as shown in FIG. 3A, the pad oxide film 21 and the pad nitride film 22 are formed to have a thickness of 30 to 150 kPa and 300 to 1500 kPa, respectively, on the silicon substrate 20. After the pad nitride layer 22 and the pad oxide layer 21 are patterned through a photolithography and an etching process using an isolation mask, the silicon substrate 20 is dried to a depth of 2000 to 5000Å using the pad nitride layer 22 as an etching barrier. Etch to form trenches. Subsequently, a thermal oxidation process (600-1100 ° C.) is performed to grow a 30-300 kW thick sidewall oxide film 23 in the exposed trench region, and then a 30-150 kW thick liner nitride film 24 along the entire structure surface. Deposit. Subsequently, the photoresist 25 is coated on the entire structure and the photoresist touch CMP process is performed to expose the liner nitride film 24.

다음으로, 도 3b에 도시된 바와 같이 인산 용액을 사용하여 패드 질화막(22) 상부에 존재하는 라이너 질화막(24)을 제거한다. 이때, 산화막과 질화막에 대한 인산 용액의 선택비에 의해 패드 질화막(22) 상에 존재하는 얇은 측벽 산화막(23)이 식각 베리어로서 작용하기 때문에 패드 질화막(22)은 식각되지 않고 잔류하게 된다.Next, as shown in FIG. 3B, the liner nitride layer 24 existing on the pad nitride layer 22 is removed using a phosphoric acid solution. At this time, since the thin sidewall oxide film 23 present on the pad nitride film 22 acts as an etching barrier due to the selectivity of the phosphate solution with respect to the oxide film and the nitride film, the pad nitride film 22 remains unetched.

계속하여, 도 3c에 도시된 바와 같이 포토레지스트(25)를 제거하고, 전체 구조 표면을 따라 30∼300Å 두께의 라이너 산화막(26)을 증착한 후, 전체 구조 상부에 3000∼12000Å 두께의 HDP 산화막(27)을 증착하여 트렌치를 매립하고, HDP 산화막(27)에 대한 열처리를 수행한 후, 고선택비 슬러리를 적용한 CMP 공정을 실시하여 HDP 산화막(27)을 평탄화시킨다. 이때, 패드 질화막(22) 상에는 라이너 질화막(24)이 존재하지 않기 때문에 패드 질화막(22)에서 연마 정지가 유발되고, 패드 질화막(22) 상에는 아무 것도 잔류하지 않게 된다.Subsequently, as shown in FIG. 3C, the photoresist 25 is removed, a liner oxide film 26 having a thickness of 30 to 300 m is deposited along the entire structure surface, and then an HDP oxide film having a thickness of 3000 to 12000 m is deposited over the entire structure. (27) is deposited to fill the trench, heat treatment is performed on the HDP oxide film 27, and then the CMP process to which the high selectivity slurry is applied is performed to planarize the HDP oxide film 27. At this time, since the liner nitride film 24 does not exist on the pad nitride film 22, polishing stoppage is caused in the pad nitride film 22, and nothing remains on the pad nitride film 22.

이어서, 도 3d에 도시된 바와 같이 소자분리막의 높이 조절 및 패드 질화막(22) 상에 존재할 수 있는 자연 산화막의 제거를 위하여 불산(HF) 용액을 사용한 습식 공정을 진행하고, 인산 용액을 사용하여 패드 질화막(22)을 습식 제거한다. Subsequently, as shown in FIG. 3D, a wet process using a hydrofluoric acid (HF) solution is performed to adjust the height of the device isolation layer and to remove the native oxide film that may exist on the pad nitride layer 22. The nitride film 22 is wet-removed.                     

이후, BOE(Buffered Oxide Echant) 용액, HF 용액 등을 사용하여 패드 산화막(21)을 습식 제거함으로써 STI 공정을 완료한다.Subsequently, the STI process is completed by wet removing the pad oxide layer 21 using a BOE (Buffered Oxide Echant) solution, an HF solution, or the like.

전술한 실시예에 따르면, 패드 질화막(22) 제거를 위한 습식 식각 공정시 패드 질화막(22)과 그 측벽의 라이너 질화막(24)이 같은 조건으로 식각이 이루어지므로 도 3d의 'A'에 나타난 바와 같이 라이너 질화막(24)이 과도 식각되는 것을 방지할 수 있으며, 이에 따라 모트의 깊이 증가를 최소화할 수 있다.
According to the above-described embodiment, the pad nitride layer 22 and the liner nitride layer 24 on the sidewall of the pad nitride layer 22 are etched under the same conditions during the wet etching process for removing the pad nitride layer 22, as shown in 'A' of FIG. 3D. As such, the liner nitride layer 24 may be prevented from being excessively etched, thereby minimizing the increase in the depth of the mote.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 패드 질화막 상의 라이너 질화막을 선택적으로 제거하기 위하여 포토레지스트 터치 CMP 공정과 질화막 습식 식각 공정을 실시하는 경우를 일례로 들어 설명하였으나, 본 발명은 식각 베리어로 다른 물질막을 적용하거나, 건식 식각을 적용하는 등 다른 공정을 통해 패드 질화막 상의 라이너 질화막을 선택적으로 제거하는 경우에도 적용된다.For example, in the above-described embodiment, the photoresist touch CMP process and the nitride film wet etching process have been described as an example to selectively remove the liner nitride film on the pad nitride film. However, the present invention applies another material film as an etching barrier. This also applies to selectively removing the liner nitride film on the pad nitride film through other processes such as applying dry etching.

또한, 전술한 실시예에서는 라이너 산화막을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 라이너 산화막 증착 공정을 생략하는 경우에도 적용된다.In addition, in the above-described embodiment, the case where the liner oxide film is applied is described as an example, but the present invention is also applicable to the case where the liner oxide film deposition process is omitted.

또한, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 저압화학기 상증착 TEOS 산화막, 플라즈마화학기상증착 TEOS 산화막, 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.
In addition, in the above-described embodiment, an example of using an HDP oxide film as a trench filling insulating film has been described as an example. However, the present invention is a trench filling insulating film. The same applies to the case of using another insulating film such as).

전술한 본 발명은 패드 질화막 제거를 위한 습식 식각 공정시 라이너 질화막의 과도 식각을 방지하여 모트의 깊이를 최소화하는 효과가 있으며, 이로 인하여 반도체 소자의 전기적 특성 및 수율을 개선하는 효과를 기대할 수 있다.
The present invention described above has the effect of minimizing the depth of the mote by preventing excessive etching of the liner nitride layer during the wet etching process for removing the pad nitride layer, thereby improving the electrical properties and yield of the semiconductor device can be expected.

Claims (6)

실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;Forming a trench mask pattern including a pad oxide layer and a pad nitride layer on the silicon substrate; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the exposed silicon substrate to form a trench; 측벽 산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계;Performing a sidewall oxidation process to form a sidewall oxide film in said trench; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;Forming a liner nitride film along the entire structure surface on which the sidewall oxide film is formed; 상기 트렌치 마스크 패턴 상부의 상기 라이너 질화막을 선택적으로 제거하는 단계;Selectively removing the liner nitride layer over the trench mask pattern; 상기 라이너 질화막이 선택적으로 제거된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계;Forming a trench buried insulating film over the entire structure from which the liner nitride film is selectively removed; 고선택비 슬러리를 적용한 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및Performing a chemical and mechanical polishing process applying a high selectivity slurry to planarize the trench-filling insulating film to expose the pad nitride film; And 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계Wet removing the pad nitride layer and the pad oxide layer 를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 라이너 질화막을 선택적으로 제거하는 단계 수행 후, After the step of selectively removing the liner nitride film, 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.A method of forming a trench type isolation layer for a semiconductor device, further comprising forming a liner oxide film along the entire structure surface. 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;Forming a trench mask pattern including a pad oxide layer and a pad nitride layer on the silicon substrate; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the exposed silicon substrate to form a trench; 측벽 산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계;Performing a sidewall oxidation process to form a sidewall oxide film in said trench; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;Forming a liner nitride film along the entire structure surface on which the sidewall oxide film is formed; 상기 라이너 질화막이 형성된 전체 구조 상부에 포토레지스트를 도포하는 단계;Applying a photoresist over the entire structure where the liner nitride film is formed; 화학·기계적 연마 공정을 실시하여 상기 라이너 질화막이 노출되도록 상기 포토레지스트를 평탄화시키는 단계;Performing a chemical mechanical polishing process to planarize the photoresist to expose the liner nitride film; 상기 포토레지스트를 식각 베리어로 사용하여 상기 트렌치 마스크 패턴 상부의 상기 라이너 질화막을 선택적으로 제거하는 단계;Selectively removing the liner nitride layer over the trench mask pattern using the photoresist as an etch barrier; 상기 라이너 질화막이 선택적으로 제거된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계;Forming a trench buried insulating film over the entire structure from which the liner nitride film is selectively removed; 고선택비 슬러리를 적용한 화학·기계적 연마 공정을 실시하여 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및Performing a chemical and mechanical polishing process applying a high selectivity slurry to planarize the trench-filling insulating film to expose the pad nitride film; And 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계Wet removing the pad nitride layer and the pad oxide layer 를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제3항에 있어서,The method of claim 3, 상기 라이너 질화막을 선택적으로 제거하는 단계에서, 질화막 습식 식각 공정을 실시하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.In the step of selectively removing the liner nitride film, a method of forming a trench type device isolation film of a semiconductor device, characterized in that for performing a nitride film wet etching process. 제4항에 있어서,The method of claim 4, wherein 상기 질화막 습식 식각 공정은 인산 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The nitride film wet etching process is a trench type device isolation film forming method of a semiconductor device, characterized in that performed using a phosphoric acid solution. 제3항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 3 to 5, 상기 라이너 질화막을 선택적으로 제거하는 단계 수행 후, After the step of selectively removing the liner nitride film, 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.A method of forming a trench type isolation layer for a semiconductor device, further comprising forming a liner oxide film along the entire structure surface.
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