KR20060101947A - Method for forming semiconductor device - Google Patents

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KR20060101947A
KR20060101947A KR1020050023590A KR20050023590A KR20060101947A KR 20060101947 A KR20060101947 A KR 20060101947A KR 1020050023590 A KR1020050023590 A KR 1020050023590A KR 20050023590 A KR20050023590 A KR 20050023590A KR 20060101947 A KR20060101947 A KR 20060101947A
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이광호
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 STI(shallow trench isolation) 구조에서 트렌치의 상부 코너(top corner)에 전기장이 집중되는 전기장집중효과(electric field crowding effect)를 억제하여, 소자의 전기적 특성을 저하시키는 비정상적인 현상을 제거하고 동일 면적에 보다 큰 게이트 폭(gate width)을 확보하는 반도체 소자의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In particular, in a shallow trench isolation (STI) structure, an electric field crowding effect in which an electric field is concentrated at a top corner of a trench is suppressed, thereby reducing the electrical The present invention relates to a method of forming a semiconductor device that eliminates abnormal phenomena that degrade characteristics and secures a larger gate width in the same area.

본 발명에 따른 반도체 소자의 형성방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계, 소자분리영역으로 예정된 부분의 상기 패드 산화막, 패드 질화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 측벽을 통하여 노출된 패드 산화막을 식각하여 언더컷을 형성하는 단계, 상기 트렌치 상부 코너의 반도체 기판을 식각하는 단계, 상기 트렌치의 상부 코너가 라운딩되도록 상기 트렌치의 표면에 라운딩 산화막을 형성하는 단계, 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리 산화막을 형성하는 단계, 상기 소자 분리 산화막을 평탄화 식각하여 상기 패드 질화막을 노출시키는 단계, 상기 패드 질화막을 제거하는 단계, 상기 소자 분리 산화막을 식각하여 반도체 기판을 노출시키는 단계, 게이트 산화막 및 폴리실리콘층을 형성하는 단계들로 이루어진 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention may include forming a pad oxide film and a pad nitride film on an upper portion of a semiconductor substrate, forming a trench by etching the pad oxide film, the pad nitride film, and the semiconductor substrate in a portion designated as an isolation region, Etching the pad oxide film exposed through the sidewalls of the trench to form an undercut, etching the semiconductor substrate in the upper corner of the trench, forming a rounding oxide film on the surface of the trench so that the upper corner of the trench is rounded; Forming a device isolation oxide film filling the trench over the entire surface, exposing the pad nitride film by planarizing etching the device isolation oxide film, removing the pad nitride film, and etching the device isolation oxide film by etching the semiconductor substrate Exposing the gate oxide film It characterized by comprising the steps of forming a polysilicon layer.

Description

반도체 소자의 형성방법{Method for forming semiconductor device}Method for forming semiconductor device

도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 형성방법을 도시한 단면도.1A to 1I are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 소자의 형성방법을 도시한 단면도.2A to 2L are cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

200 : 반도체 기판 210 : 패드 산화막200 semiconductor substrate 210 pad oxide film

220 : 패드 질화막 230 : 포토레지스트 패턴220: pad nitride film 230: photoresist pattern

240 : 트렌치 250 : 트렌치 상부 코너의 경사면240: trench 250: slope of the upper corner of the trench

260 : 언더컷된 패드 산화막 270 : 식각된 트렌치 상부 코너의 경사면260: undercut pad oxide layer 270: sloped surface of the etched trench upper corner

280 : 라운딩 산화막 290 : 고밀도 플라즈마(HDP) 산화막280: rounding oxide film 290: high density plasma (HDP) oxide film

300 : 게이트 산화막 310 : 폴리실리콘층300: gate oxide film 310: polysilicon layer

본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 STI(shallow trench isolation) 구조에서 트렌치의 상부 코너(top corner)에 전기장이 집중되는 전기장 집중효과(electric field crowding effect)를 억제하여, 소자의 전기적 특성을 저하시키는 비정상적인 현상을 제거하고 동일 면적에 보다 큰 게이트 폭(gate width)을 확보하는 반도체 소자의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In particular, in a shallow trench isolation (STI) structure, an electric field crowding effect in which an electric field is concentrated at a top corner of a trench is suppressed, thereby reducing the electrical The present invention relates to a method of forming a semiconductor device that eliminates abnormal phenomena that degrade characteristics and secures a larger gate width in the same area.

반도체 소자가 점차 집적화되면서, 반도체 소자의 소자분리막 형성방법으로 구조적인 한계를 지닌 LOCOS(local oxidation of silicon) 대신 최근에는 STI(shallow trench isolation)가 적용되고 있다.As semiconductor devices are gradually integrated, shallow trench isolation (STI) has recently been applied instead of local oxidation of silicon (LOCOS), which has structural limitations as a method of forming a device isolation layer of a semiconductor device.

STI는 비등방성 건식식각을 이용하여 활성영역과 필드산화막 영역을 분리한다.STI separates the active and field oxide regions using anisotropic dry etching.

그러므로 LOCOS와 달리 활성영역은 식각 후에 상부 코너(top corner)와 하부 코너(bottom corner)가 날카롭게 형성되어 스트레스가 집중되게 된다.Therefore, unlike LOCOS, the active area is sharply formed at the top corner and the bottom corner after etching, so that stress is concentrated.

따라서 이것을 완화시키기 위해 라운딩(rounding) 산화막을 형성하고 있지만, 이 경우에도 트랜지스터가 동작할 때 트렌치의 상부 코너(top corner)에 전기장이 집중되는 전기장집중효과(electric field crowding effect)가 일부 발생하고 있다.Therefore, a rounding oxide film is formed to alleviate this, but even in this case, some electric field crowding effects occur in which an electric field is concentrated at the top corner of the trench when the transistor is operated. .

또한, 기술이 발전하여 소자가 집적화됨에 따라, 동일 면적에 보다 많은 트랜지스터를 구현하기 위하여, 트랜지스터의 게이트 폭 및 길이를 감소시키고 있다.In addition, as technology advances and devices are integrated, gate widths and lengths of transistors are reduced in order to implement more transistors in the same area.

이 경우 기존의 트랜지스터 구조에서 라운딩 산화막을 형성하여 코너의 스트레스를 감소시키고, 전기장집중효과(electric field crowding effect)를 억제하는 데에는 한계에 도달하게 된다.In this case, it is possible to form a rounding oxide film in a conventional transistor structure to reduce corner stress and to limit electric field crowding effect.

따라서 험프(hump) 현상, INWE(inverse narrow width effect) 등이 발생하여 소자의 전기적 특성을 저하시키게 된다.As a result, a hump phenomenon, an inverse narrow width effect (INWE), and the like occur, thereby lowering the electrical characteristics of the device.

이하, 첨부된 도면을 참고로 하여, 상기 종래 기술에 의한 반도체 소자의 형성방법 및 그 문제점을 설명하기로 한다.Hereinafter, a method of forming a semiconductor device and a problem thereof according to the related art will be described with reference to the accompanying drawings.

도 1a 내지 도 1i는 종래 기술에 의한 반도체 소자의 형성방법을 나타내는 단면도이다.1A to 1I are cross-sectional views showing a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10)의 상부에 패드 산화막(20) 및 패드 질화막(30)을 형성한다.Referring to FIG. 1A, a pad oxide film 20 and a pad nitride film 30 are formed on the semiconductor substrate 10.

도 1b를 참조하면, 소자분리영역으로 예정된 부분을 노출시키는 포토레지스트 패턴(40)을 패드 질화막(30) 상부에 형성한다.Referring to FIG. 1B, a photoresist pattern 40 is formed on the pad nitride layer 30 to expose a portion of the device isolation region.

도 1c를 참조하면, 포토레지스트 패턴(40)을 마스크로 하여 패드 산화막(20) 및 패드 질화막(30)을 식각한다.Referring to FIG. 1C, the pad oxide layer 20 and the pad nitride layer 30 are etched using the photoresist pattern 40 as a mask.

도 1d를 참조하면, 포토레지스트 패턴(40)을 제거한다.Referring to FIG. 1D, the photoresist pattern 40 is removed.

도 1e를 참조하면, 패드 질화막(30)을 마스크로 하여 반도체 기판(10)을 식각하여 소자분리 트렌치(50)를 형성한다.Referring to FIG. 1E, the semiconductor substrate 10 is etched using the pad nitride film 30 as a mask to form the device isolation trench 50.

이 때 패드 질화막(30)을 마스크로 하여 반도체 기판(10)을 식각하므로 트렌치(50)의 상부 코너(top corner)가 날카로운(sharp) 코너(60)로 형성되는 문제점이 발생한다.In this case, since the semiconductor substrate 10 is etched using the pad nitride layer 30 as a mask, a problem arises in that a top corner of the trench 50 is formed as a sharp corner 60.

도 1f를 참조하면, 트렌치(50)의 상부 코너가 라운딩되도록 트렌치(50)의 표면에 산화막(70)을 형성한다.Referring to FIG. 1F, an oxide film 70 is formed on the surface of the trench 50 so that the upper corner of the trench 50 is rounded.

도 1g를 참조하면, 트렌치(50) 내부가 완전히 매립되도록 전체 구조 상부에 고밀도 플라즈마(high density plasma; HDP) 산화막(80)을 증착한다.Referring to FIG. 1G, a high density plasma (HDP) oxide layer 80 is deposited on the entire structure to completely fill the inside of the trench 50.

그 다음에, 화학적기계적연마(CMP) 공정으로 고밀도 플라즈마 산화막(80)을 평탄화하여 패드 질화막(30)을 노출시킨다.Next, the high-density plasma oxide film 80 is planarized by a chemical mechanical polishing (CMP) process to expose the pad nitride film 30.

도 1h를 참조하면, 패드 질화막(30)을 제거하고, 게이트 산화막을 형성하기 위한 전세정(pre-cleaning) 공정을 수행한다.Referring to FIG. 1H, a pad nitride film 30 is removed and a pre-cleaning process for forming a gate oxide film is performed.

도 1i을 참조하면, 게이트 산화막(90) 및 폴리실리콘층(100)을 형성한다.Referring to FIG. 1I, a gate oxide film 90 and a polysilicon layer 100 are formed.

종래 기술에 의한 트랜지스터는 도 1i에서 나타낸 바와 같이 트렌치의 상부 코너(top corner) 부분(110)이 날카롭게 형성되어 스트레스가 집중되고 전기장집중효과(electric field crowding effect)를 억제할 수 없어 험프(hump) 현상, INWE(inverse narrow width effect) 등이 발생하여 소자의 전기적 특성을 저하시키게 되는 문제점이 있다.In the transistor according to the prior art, as shown in FIG. 1I, the top corner portion 110 of the trench is sharply formed so that the stress is concentrated and the electric field crowding effect cannot be suppressed. Phenomenon, INWE (inverse narrow width effect) occurs, there is a problem that lowers the electrical characteristics of the device.

상기 문제점을 해결하기 위하여, 본 발명은 패드 질화막 대신 포토레지스트 패턴을 마스크로 하여 소자분리 트렌치를 형성하고, 산화막 언더컷(undercut) 형성, 라이트 식각(light etch) 공정을 수행하여 부드러우면서 반지름이 큰 상부 코너(top corner)를 형성하여, 상부 코너의 스트레스를 해소하고 전기장집중효과(electric field crowding effect)를 개선하여, 기존 소자에서 발생하던 비정상적인 현상을 제거하고 동일 면적에 보다 큰 게이트 폭(gate width)을 확보하는 것을 그 목적으로 한다.In order to solve the above problems, the present invention forms a device isolation trench using a photoresist pattern as a mask instead of a pad nitride film, and performs an undercut formation of an oxide layer and a light etch process to provide a soft and large radius. By forming a top corner, it relieves stress at the top corner and improves the electric field crowding effect, eliminating abnormal phenomena occurring in existing devices and having a larger gate width in the same area. It is for that purpose.

본 발명에 따른 반도체 소자의 형성방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계, 소자분리영역으로 예정된 부분의 상기 패드 산화막, 패드 질화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 측벽을 통하여 노출된 패드 산화막을 식각하여 언더컷을 형성하는 단계, 상기 트렌치 상부 코너의 반도체 기판을 식각하는 단계, 상기 트렌치의 상부 코너가 라운딩되도록 상기 트렌치의 표면에 라운딩 산화막을 형성하는 단계, 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리 산화막을 형성하는 단계, 상기 소자 분리 산화막을 평탄화 식각하여 상기 패드 질화막을 노출시키는 단계, 상기 패드 질화막을 제거하는 단계, 상기 소자 분리 산화막을 식각하여 반도체 기판을 노출시키는 단계, 게이트 산화막 및 폴리실리콘층을 형성하는 단계들로 이루어진 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention may include forming a pad oxide film and a pad nitride film on an upper portion of a semiconductor substrate, forming a trench by etching the pad oxide film, the pad nitride film, and the semiconductor substrate in a portion designated as an isolation region, Etching the pad oxide film exposed through the sidewalls of the trench to form an undercut, etching the semiconductor substrate in the upper corner of the trench, forming a rounding oxide film on the surface of the trench so that the upper corner of the trench is rounded; Forming a device isolation oxide film filling the trench over the entire surface, exposing the pad nitride film by planarizing etching the device isolation oxide film, removing the pad nitride film, and etching the device isolation oxide film by etching the semiconductor substrate Exposing the gate oxide film It characterized by comprising the steps of forming a polysilicon layer.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 2l은 본 발명의 바람직한 실시예에 따른 반도체 소자의 형성방법을 나타낸 단면도이다.2A to 2L are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a preferred embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(200)의 상부에 패드 산화막(210) 및 패드 질화막(220)을 형성한다.Referring to FIG. 2A, a pad oxide film 210 and a pad nitride film 220 are formed on the semiconductor substrate 200.

이 때 패드 산화막(210)은 650 ℃ 이상의 온도에서 O2 가스를 이용하여 250 ∼ 350 Å의 두께로 산화시키는 것이 바람직하며, 기존의 140 Å 보다 산화막의 두 께를 증가시킨 것은 라운딩 산화막의 형성시에 활성영역의 내부까지 깊숙하게 산화가 일어나게 하기 위해서이다.At this time, the pad oxide film 210 is preferably oxidized to a thickness of 250 to 350 kPa using an O 2 gas at a temperature of 650 ° C. or higher, and the thickness of the oxide film is increased when the round oxide film is formed. This is to cause oxidation deep inside the active region.

도 2b를 참조하면, 소자분리영역으로 예정된 부분을 노출시키는 포토레지스트 패턴(230)을 패드 질화막(220) 상부에 형성한다.Referring to FIG. 2B, a photoresist pattern 230 is formed on the pad nitride layer 220 to expose a portion of the device isolation region.

도 2c를 참조하면, 포토레지스트 패턴(230)을 마스크로 하여 패드 산화막(210) 및 패드 질화막(220)을 식각한다.Referring to FIG. 2C, the pad oxide layer 210 and the pad nitride layer 220 are etched using the photoresist pattern 230 as a mask.

도 2d를 참조하면, 포토레지스트 패턴(230)을 마스크로 하여 반도체 기판(200)을 식각하여 소자분리 트렌치(240)를 형성한다.Referring to FIG. 2D, the device isolation trench 240 is formed by etching the semiconductor substrate 200 using the photoresist pattern 230 as a mask.

이 때 포토레지스트 패턴(230)을 마스크로 하여 반도체 기판(200)을 식각하게 되면 식각 중에 포토레지스트 잔류물(residue)이 트렌치(240)의 상부 코너(top corner)에 생성되어 마스크 역할을 하기 때문에 트렌치(240) 상부 코너에 경사면(250)이 생성된다.In this case, when the semiconductor substrate 200 is etched using the photoresist pattern 230 as a mask, photoresist residues are formed at the top corners of the trench 240 during etching to act as a mask. An inclined surface 250 is formed at an upper corner of the trench 240.

도 2e를 참조하면, 포토레지스트 패턴(230)을 제거한다.Referring to FIG. 2E, the photoresist pattern 230 is removed.

그 다음에, 트렌치(240)의 측벽을 통하여 노출된 패드 산화막(210)을 식각하여 언더컷(undercut)(260)을 형성한다.Next, the pad oxide film 210 exposed through the sidewalls of the trench 240 is etched to form an undercut 260.

언더컷의 형성공정은 HF용액에서 100 ~ 200초간 수행하고, 식각되는 산화막의 두께는 350 ~ 450 Å인 것이 바람직하다.The undercut is formed in HF solution for 100 to 200 seconds, and the thickness of the oxide film to be etched is preferably 350 to 450 mW.

언더컷 형성단계는 트렌치(240) 상부 코너에 식각할 수 있는 공간을 확보하기 위해 진행하는 것이다.The undercut forming step is to proceed to secure a space that can be etched in the upper corner of the trench 240.

도 2f를 참조하면, 트렌치(240) 상부 코너의 반도체 기판을 식각한다.Referring to FIG. 2F, the semiconductor substrate of the upper corner of the trench 240 is etched.

상기 식각 공정은 100 ~ 2000 mTorr의 압력, 100 ~ 1000 Watt의 파워, 10 ~ 200 sccm의 CF4, 10 ~ 1000 sccm의 O2의 조건하에서 50 ~ 200 초 동안 실시하는 것이 바람직하다.The etching process is preferably performed for 50 to 200 seconds under the conditions of 100 ~ 2000 mTorr pressure, 100 ~ 1000 Watt power, 10 ~ 200 sccm CF 4 , 10 ~ 1000 sccm O 2 conditions.

식각 단계를 수행하면 트렌치(240) 상부 코너의 경사면(270)이 커지게 된다.When the etching step is performed, the inclined surface 270 of the upper corner of the trench 240 becomes large.

도 2g를 참조하면, 트렌치(240)의 상부 코너가 라운딩되도록 트렌치(240)의 표면에 라운딩 산화막(280)을 형성한다.Referring to FIG. 2G, a rounding oxide layer 280 is formed on the surface of the trench 240 so that the upper corner of the trench 240 is rounded.

라운딩 산화막(280)을 형성하면 트렌치(240)의 상부 코너 부분은 큰 반지름을 가진 라운딩 코너(rounding corner)로 형성된다.When the rounding oxide layer 280 is formed, the upper corner portion of the trench 240 is formed as a rounding corner having a large radius.

도 2h를 참조하면, 트렌치(240) 내부가 완전히 매립되도록 전체 구조 상부에 고밀도 플라즈마(high density plasma; HDP) 산화막(290)을 증착한다.Referring to FIG. 2H, a high density plasma (HDP) oxide layer 290 is deposited on the entire structure to completely fill the inside of the trench 240.

그 다음에, 화학적기계적연마(CMP) 공정으로 고밀도 플라즈마 산화막(290)을 평탄화하여 패드 질화막(220)을 노출시킨다.Next, the high-density plasma oxide film 290 is planarized by a chemical mechanical polishing (CMP) process to expose the pad nitride film 220.

도 2i를 참조하면, 패드 질화막(220)을 제거한다.Referring to FIG. 2I, the pad nitride layer 220 is removed.

도 2j를 참조하면, 고밀도 플라즈마 산화막(290) 및 패드 산화막(210)을 식각하여 트렌치(240)의 상부 코너를 노출시킨다.Referring to FIG. 2J, the high density plasma oxide layer 290 and the pad oxide layer 210 are etched to expose the upper corners of the trench 240.

이 때 식각공정은 습식식각공정으로 HF용액에서 50 ~ 200초간 수행하고, 식각되는 산화막의 두께는 250 ~ 350 Å인 것이 바람직하다.At this time, the etching process is performed in a wet etching process in HF solution for 50 ~ 200 seconds, the thickness of the oxide film to be etched is preferably 250 ~ 350Å.

식각을 통해 두꺼운 패드 산화막을 제거하여 라운딩된 트렌치 상부 코너 부분을 노출시킴으로써 보다 넓은 게이트 폭(gate width)을 확보할 수 있다.A larger gate width can be obtained by removing the thick pad oxide layer through etching to expose the rounded upper corner portion of the trench.

도 2k를 참조하면, 게이트 산화막을 형성하기 위한 전세정(pre-cleaning) 공정을 수행한다.Referring to FIG. 2K, a pre-cleaning process for forming a gate oxide film is performed.

도 2l을 참조하면, 게이트 산화막(300) 및 폴리실리콘층(310)을 형성한다.Referring to FIG. 2L, a gate oxide film 300 and a polysilicon layer 310 are formed.

본 발명에 따른 반도체 소자의 형성방법은 패드 질화막 대신 포토레지스트 패턴을 마스크로 하여 소자분리 트렌치를 형성하고, 산화막 언더컷(undercut) 형성, 라이트 식각(light etch) 공정을 수행하여 부드러우면서 반지름이 큰 상부 코너(top corner)를 형성하여, 상부 코너의 스트레스를 해소하고 전기장집중효과(electric field crowding effect)를 개선할 수 있어, 험프(hump) 현상이나 INWE(inverse narrow width effect) 등 기존 소자에서 발생하던 비정상적인 현상을 제거할 수 있다.In the method of forming a semiconductor device according to the present invention, a device isolation trench is formed using a photoresist pattern as a mask instead of a pad nitride film, and an undercut of an oxide layer and a light etch process are performed to perform a soft and large radius. By forming a top corner, it can relieve stress at the top corner and improve the electric field crowding effect, which occurs in existing devices such as a hump phenomenon or an inverse narrow width effect (INWE). You can remove the abnormal phenomenon.

또한 트렌치 상부 코너가 반지름이 큰 원형으로 형성되어 동일 면적에 보다 큰 게이트 폭(gate width)을 확보할 수 있다.In addition, the upper corner of the trench is formed to have a large radius to secure a larger gate width in the same area.

Claims (6)

(a) 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계;(a) forming a pad oxide film and a pad nitride film on the semiconductor substrate; (b) 소자분리영역으로 예정된 부분의 상기 패드 산화막, 패드 질화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;(b) forming a trench by etching the pad oxide film, the pad nitride film, and the semiconductor substrate in a portion of the device isolation region; (c) 상기 트렌치의 측벽을 통하여 노출된 패드 산화막을 식각하여 언더컷을 형성하는 단계;(c) etching the pad oxide film exposed through the sidewalls of the trench to form an undercut; (d) 상기 트렌치 상부 코너의 반도체 기판을 식각하는 단계;(d) etching the semiconductor substrate in the upper corner of the trench; (e) 상기 트렌치의 상부 코너가 라운딩되도록 상기 트렌치의 표면에 라운딩 산화막을 형성하는 단계;(e) forming a rounding oxide layer on the surface of the trench such that the upper corner of the trench is rounded; (f) 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리 산화막을 형성하는 단계;(f) forming a device isolation oxide film filling the trench over the entire surface; (g) 상기 소자 분리 산화막을 평탄화 식각하여 상기 패드 질화막을 노출시키는 단계;(g) flattening etching the device isolation oxide layer to expose the pad nitride layer; (h) 상기 패드 질화막을 제거하는 단계;(h) removing the pad nitride film; (i) 상기 소자 분리 산화막을 식각하여 반도체 기판을 노출시키는 단계;(i) etching the device isolation oxide to expose a semiconductor substrate; (j) 게이트 산화막 및 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.(j) forming a gate oxide film and a polysilicon layer. 제 1 항에 있어서,The method of claim 1, 상기 (a) 단계의 패드 산화막의 두께는 250 ∼ 350 Å 인 것을 특징으로 반도체 소자의 형성방법.The thickness of the pad oxide film in the step (a) is 250 to 350 kPa, The method of forming a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 (c) 단계의 식각공정은 HF용액에서 100 ~ 200초간 수행하고, 식각되는 산화막의 두께는 350 ~ 450 Å인 것을 특징으로 하는 반도체 소자의 형성방법.The etching process of the step (c) is carried out in HF solution for 100 to 200 seconds, the thickness of the oxide film to be etched, characterized in that the semiconductor device forming method characterized in that 350 ~ 450 Å. 제 1 항에 있어서,The method of claim 1, 상기 (d) 단계의 식각공정은 100 ~ 2000 mTorr의 압력, 100 ~ 1000 Watt의 파워, 10 ~ 200 sccm의 CF4, 10 ~ 1000 sccm의 O2의 조건하에서 진행시간 50 ~ 200초 동안 실시하는 것을 특징으로 하는 반도체 소자의 형성방법.The etching process of step (d) is carried out for 50 to 200 seconds under the conditions of 100 to 2000 mTorr pressure, 100 to 1000 Watt power, 10 to 200 sccm CF 4 , 10 to 1000 sccm O 2 A method of forming a semiconductor device, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 (i) 단계의 식각공정은 습식식각공정으로 HF용액에서 50 ~ 200초간 수행하고, 식각되는 산화막의 두께는 250 ~ 350 Å인 것을 특징으로 하는 반도체 소자의 형성방법.The etching process of step (i) is a wet etching process is performed for 50 to 200 seconds in the HF solution, the thickness of the oxide film to be formed, characterized in that the semiconductor device is 250 ~ 350 Å. 제 1 항에 있어서,The method of claim 1, 상기 (i) 단계를 수행한 후 게이트 산화막을 형성하기 위한 전세정(pre- cleaning)을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.And performing pre-cleaning to form a gate oxide film after performing step (i).
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CN106949749A (en) * 2017-04-10 2017-07-14 成都中机盈科科技有限公司 One kind control Industrial Stoves combustor moving method

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