KR20070001740A - Method of fabricating trench isolation for semiconductor device - Google Patents

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Abstract

A method for forming a trench isolation layer in a semiconductor device is provided to restrain HEIP(Hot Electron Induced Punch-through) in a p-channel MOS transistor by improving a moat profile of a peripheral region where the p-channel MOS transistor is arranged. A hard mask pattern is formed on a semiconductor substrate(100) having a cell region(101) and a peripheral region(102). First and second trenches(131,132) are respectively formed on the cell region and the peripheral region of the semiconductor substrate by using the hard mask pattern. A sidewall oxide layer(140) is formed on the semiconductor substrate exposed by the first and the second trenches. An undoped poly silicon layer(150) is formed on the sidewall oxide layer and the hard mask pattern. The undoped poly silicon layer in the cell region is removed. A sacrificial dielectric(170) is formed on the whole surface of the resultant structure. The sacrificial dielectric on the hard mask pattern in the cell region and the sacrificial dielectric, and the undoped poly silicon layer on the hard mask pattern in the peripheral circuit region are sequentially removed. The undoped poly silicon layer arranged between the side of the hard mask pattern and the sacrificial dielectric in the peripheral region is removed. An oxide layer(180) is formed on an upper portion of the undoped poly silicon layer to be projected toward the inside of the trench by oxidizing the upper portion of the undoped poly silicon layer exposed between the side of the hard mask pattern and the sacrificial layer in the peripheral circuit region. The sacrificial dielectric on the cell region and the peripheral region is removed.

Description

반도체소자의 트랜치 소자분리막 형성방법{Method of fabricating trench isolation for semiconductor device}Formation method of trench isolation layer of semiconductor device {Method of fabricating trench isolation for semiconductor device}

도 1 내지 도 9는 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 9 are cross-sectional views illustrating a method of forming a trench isolation layer in a semiconductor device according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 트랜치 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a trench device isolation film for a semiconductor device.

최근 반도체소자의 고집적화 경향에 따라 소자간의 분리거리가 매우 짧아짐으로써, 기존의 전통적인 로코스(LOCOS; LOCal Oxidation of Silicon) 소자분리방법으로는 한계를 나타내고 있다. 따라서 반도체기판에 트랜치를 형성하고, 이 트랜치를 실리콘산화물과 같은 절연물로 매립함으로써 소자간 분리를 실현하는 트랜치 소자분리막이 널리 사용되고 있다. 이와 같은 트랜치 소자분리막의 구조에는 여러 가지가 있으나, 가장 널리 사용되는 구조로서 라이너질화막을 채용한 구조가 있다.Recently, the separation distance between devices has become very short according to the trend of high integration of semiconductor devices, which shows a limitation in the conventional LOCOS (LOCal Oxidation of Silicon) device separation method. Therefore, a trench isolation film for forming a trench in a semiconductor substrate and embedding the trench with an insulator such as silicon oxide to realize device isolation is widely used. There are various structures of such a trench isolation layer, but there is a structure in which a liner nitride film is adopted as the most widely used structure.

상기 라이너질화막을 채용한 트랜치 소자분리막을 형성하기 위해서는, 먼저 패드산화막 및 패드질화막을 이용한 식각으로 반도체기판을 일정깊이로 제거하여 트랜치를 형성한다. 다음에 측벽산화막 및 라이너질화막을 순차적으로 형성한다. 그리고 트랜치가 매립되도록 매립절연막을 형성한다. 다음에 통상의 방법을 사용하여 패드질화막 및 패드산화막을 제거하면 트랜치 소자분리막이 완성된다.In order to form the trench device isolation layer using the liner nitride layer, a trench is first formed by removing the semiconductor substrate to a predetermined depth by etching using the pad oxide layer and the pad nitride layer. Next, the sidewall oxide film and the liner nitride film are sequentially formed. A buried insulating film is formed to fill the trench. Next, the trench isolation film is completed by removing the pad nitride film and the pad oxide film using a conventional method.

이와 같은 트랜치 소자분리막에 있어서, 상기 라이너 질화막은 후속공정, 예컨대 매립절연막 형성공정에서 반도체기판이 산화되는 것을 방지하는데 큰 효과가 있다. 그러나 이와 같은 라이너 질화막은 후속공정인 패드질화막을 제거할 때에 상부 일부가 함께 제거되는 모트(moat) 현상을 유발한다. 모트 현상이 발생하게 되면, 소자의 문턱전압을 감소시킴으로써 오프(off) 상태에서의 전류량을 증대시키고, 또한 측벽산화막과 라이너질화막 사이의 계면이 결함 카운터(defect counter)로서 작용하도록 하는 등의 많은 문제점이 발생한다.In such a trench device isolation film, the liner nitride film has a great effect of preventing the semiconductor substrate from being oxidized in a subsequent process, for example, a buried insulating film formation process. However, such a liner nitride film causes a moat phenomenon in which the upper part is removed together when the pad nitride film is removed. When the mott phenomenon occurs, there are many problems such as reducing the threshold voltage of the device to increase the amount of current in the off state, and also make the interface between the sidewall oxide film and the liner nitride film act as a defect counter. This happens.

특히 대두되는 문제점은, 핫 일렉트론에 의한 펀치-스루(Hot Electron Induced Punch-through; 이하 HEIP) 현상이다. 이 HEIP 현상은, 특히 p채널형 모스트랜지스터에서 핫 일렉트론들이 드레인영역 근처의 게이트절연막 내에 트랩되고, 이 트랩된 핫 일렉트론들에 의해 드레인영역에서 인접한 곳에 반전층이 형성되는 현상이다. 이 HEIP 현상은 드레인영역에 인접하여 반전층을 형성시킴으로써 유효채널길이를 감소시키며, 그 결과 펀치-스루가 발생되도록 한다.In particular, a problem that arises is the Hot Electron Induced Punch-through (HEIP) phenomenon. This HEIP phenomenon is a phenomenon in which hot electrons are trapped in the gate insulating film near the drain region, especially in a p-channel type transistor, and an inversion layer is formed adjacent to the drain region by the trapped hot electrons. This HEIP phenomenon reduces the effective channel length by forming an inversion layer adjacent to the drain region, resulting in punch-through.

이와 같은 HEIP 현상은 일반적인 활성영역 내에서도 발생하지만, 활성영역과 트랜치 소자분리막이 배치되는 소자분리영역의 경계면에서도 발생한다. 활성영역과 소자분리영역의 경계면에서 HEIP 현상이 발생하는 것을 억제하기 위해서는 이 부분에서의 게이트패턴의 충분한 폭, 즉 충분한 길이의 채널을 갖도록 형성할 필요가 있다. 그러나 트랜치 소자분리막에서의 모트 깊이가 깊어지게 되면, 채널길이의 감소를 초래하고, 이에 따라 HEIP 현상의 발생이 더욱 더 심해진다.The HEIP phenomenon occurs in the general active region, but also occurs at the interface between the active region and the device isolation region where the trench isolation layer is disposed. In order to suppress the occurrence of HEIP at the interface between the active region and the isolation region, it is necessary to form a channel having a sufficient width, that is, a sufficient length, of the gate pattern in this portion. However, when the mort depth in the trench isolation layer becomes deeper, the channel length is reduced, and the occurrence of HEIP phenomenon becomes more severe.

본 발명이 이루고자 하는 기술적 과제는, 라이너질화막을 채용하면서도 모트 프로파일(moat profile)을 개선하여 HEIP 현상의 발생이 억제되도록 할 수 있는 반도체소자의 트랜치 소자분리막 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a trench device isolation film for a semiconductor device capable of suppressing occurrence of a HEIP phenomenon by improving a moat profile while employing a liner nitride film.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 트랜치 소자분리막 형성방법은, 셀영역 및 주변회로영역을 갖는 반도체기판 위에 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 이용하여 상기 반도체기판의 셀영역 및 주변회로영역에 각각 제1 및 제2 트랜치를 형성하는 단계; 상기 제1 및 제2 트랜치에 의해 노출된 반도체기판 위에 측벽산화막을 형성하는 단계; 상기 측벽산화막 및 하드마스크막패턴 위에 산화가능물질막을 형성하는 단계; 상기 셀영역 내의 산화가능물질막을 제거하는 단계; 상기 셀영역 내의 산화가능물질막이 제거된 결과물 전면에 희생절연막을 형성하는 단계; 상기 셀영역 내의 하드마스크막패턴 위의 희생절연막과, 상기 주변회로영역 내의 하드마스크막패턴 위의 희생절연막 및 산화가능물질막을 순차적으로 제거하는 단계; 상기 주변회로영역에서 상기 하드마스크막패턴의 측면과 상기 희생절연막 사이에 배치되는 산화가능물질막을 제거하는 단계; 상기 주변회로영역에서 상기 하드마스크막패턴의 측면과 상기 희생절연막 사이에서 노출되는 상기 산화가능물질막의 상부를 산화시켜 상기 산 화가능물질막의 상부에 상기 제2 트랜치의 내부를 향해 돌출되는 산화막을 형성하는 단계; 및 상기 셀영역 및 주변회로영역의 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a trench device isolation film forming method of a semiconductor device according to an embodiment of the present invention, forming a hard mask film pattern on a semiconductor substrate having a cell region and a peripheral circuit region; Forming first and second trenches in the cell region and the peripheral circuit region of the semiconductor substrate by using the hard mask layer pattern; Forming a sidewall oxide film on the semiconductor substrate exposed by the first and second trenches; Forming an oxidizable material layer on the sidewall oxide layer and the hard mask layer pattern; Removing the oxidizable material film in the cell region; Forming a sacrificial insulating film on the entire surface of the product from which the oxidizable material film in the cell region is removed; Sequentially removing the sacrificial insulating film on the hard mask film pattern in the cell region, the sacrificial insulating film and the oxidizable material film on the hard mask film pattern in the peripheral circuit region; Removing an oxidizable material film disposed between a side of the hard mask film pattern and the sacrificial insulating film in the peripheral circuit area; Forming an oxide layer protruding toward the inside of the second trench by oxidizing an upper portion of the oxidizable material layer exposed between the side of the hard mask layer pattern and the sacrificial insulating layer in the peripheral circuit region. Doing; And removing the sacrificial insulating film of the cell region and the peripheral circuit region.

상기 산화가능물질막은 비정질실리콘막 또는 폴리실리콘막으로 형성할 수 있다.The oxidizable material film may be formed of an amorphous silicon film or a polysilicon film.

이 경우 상기 비정질실리콘막 또는 폴리실리콘막은 50-200Å의 두께로 형성할 수 있다.In this case, the amorphous silicon film or the polysilicon film may be formed to a thickness of 50-200Å.

상기 희생절연막은 질화막으로 형성할 수 있다.The sacrificial insulating film may be formed of a nitride film.

이 경우 상기 질화막은 50-200Å의 두께로 형성할 수 있다.In this case, the nitride film may be formed to a thickness of 50-200Å.

그리고 상기 질화막을 형성하는 단계는, SiH4/NH3 가스 또는 SiH2Cl2/NH3 가스의 혼합기체를 반응가스로 하고, 400-800℃의 온도조건과 0.05-2Torr의 압력조건을 갖는 화학기상증착방법을 사용하여 수행할 수 있다.In the forming of the nitride film, a mixed gas of SiH 4 / NH 3 gas or SiH 2 Cl 2 / NH 3 gas is used as a reaction gas, and has a chemical condition having a temperature of 400-800 ° C. and a pressure of 0.05-2 Torr. This can be done using vapor deposition methods.

상기 질화막을 형성하는 단계는, 상기 산화가능물질막 위에 실리콘산화막을 형성하는 단계와, 그리고 NH3 가스 단독으로나 NH3/Ar 또는 NH3/N2 가스의 혼합기체를 반응가스로 하고 600-800℃의 온도조건 및 0.01-760Torr의 압력조건에서 상기 실리콘산화막을 질화시키는 단계를 포함할 수도 있다.The forming of the nitride film may include forming a silicon oxide film on the oxidizable material film, and using NH 3 gas alone or a mixed gas of NH 3 / Ar or NH 3 / N 2 gas as a reaction gas. And nitriding the silicon oxide film under a temperature condition of 0 ° C. and a pressure condition of 0.01-760 Torr.

상기 산화가능물질막의 상부를 산화시키는 단계는 열산화방법을 사용하여 수행할 수 있다.Oxidizing the upper portion of the oxidizable material film may be performed using a thermal oxidation method.

본 발명에 있어서, 상기 셀영역 및 주변회로영역의 희생절연막을 제거한 후 전면에 라이너질화막을 형성하는 단계와, 상기 라이너질화막 위에 매립절연막을 형성하여 상기 제1 및 제2 트랜치를 매립하는 단계와, 상기 매립절연막을 평탄화하여 상기 하드마스크막패턴의 상부표면을 노출시키는 단계와, 그리고 상기 하드마스크막패턴을 제거하는 단계를 더 포함할 수 있다.Forming a liner nitride film on the entire surface after removing the sacrificial insulating film of the cell region and the peripheral circuit region; The planarization of the buried insulating layer may further include exposing an upper surface of the hard mask layer pattern, and removing the hard mask layer pattern.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 그러나 본 발명의 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되서는 안된다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 9는 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 9 are cross-sectional views illustrating a method of forming a trench isolation layer in a semiconductor device according to the present invention.

먼저 도 1을 참조하면, 실리콘기판과 같은 반도체기판(100) 위에 패드산화막(110)과, 하드마스크막으로서의 패드질화막(120)을 순차적으로 적층한다. 반도체기판(100)은 셀영역(101) 및 주변회로영역(102)을 갖는다. 셀영역(101)에는 n채널형 모스트랜지스터가 배치되고, 주변회로영역(102)에는 n채널형 모스트랜지스터 외에도 p채널형 모스트랜지스터가 배치된다.First, referring to FIG. 1, a pad oxide film 110 and a pad nitride film 120 as a hard mask film are sequentially stacked on a semiconductor substrate 100 such as a silicon substrate. The semiconductor substrate 100 has a cell region 101 and a peripheral circuit region 102. An n-channel morph transistor is disposed in the cell region 101, and a p-channel morph transistor is disposed in the peripheral circuit region 102 in addition to the n-channel morph transistor.

다음에 도 2를 참조하면, 소정의 마스크막패턴, 예컨대 포토레지스트막패턴(미도시)을 이용하여 패드질화막(도 1의 120)을 패터닝한다. 그러면 패드산화막(도 1의 110)의 일부 표면을 노출시키는 패드질화막패턴(122)이 형성된다. 다음에 이 패드질화막패턴(122)을 하드마스크로 한 식각으로 패드산화막(110)의 노출부분을 제거하여 패드산화막패턴(112)을 형성하고, 계속해서 패드산화막패턴(112)에 의해 노출되는 반도체기판(100)의 일부 표면을 일정깊이로 식각하여 셀영역(101) 및 주변회로영역(102)에 각각 제1 트랜치(131) 및 제2 트랜치(132)를 형성한다.Next, referring to FIG. 2, the pad nitride film 120 (FIG. 1) is patterned using a predetermined mask film pattern, for example, a photoresist film pattern (not shown). Then, a pad nitride film pattern 122 is formed to expose a portion of the surface of the pad oxide film (110 in FIG. 1). Next, the exposed portion of the pad oxide film 110 is removed by etching using the pad nitride film pattern 122 as a hard mask to form the pad oxide film pattern 112, and then the semiconductor exposed by the pad oxide film pattern 112. A portion of the surface of the substrate 100 is etched to a predetermined depth to form a first trench 131 and a second trench 132 in the cell region 101 and the peripheral circuit region 102, respectively.

다음에 도 3을 참조하면, 제1 트랜치(131) 및 제2 트랜치(132)의 의해 노출되는 반도체기판(100) 표면에 측벽산화막(140)을 형성한다. 이 측벽산화막(140)은 열산화공정 또는 화학기상증착공정을 이용하여 형성하며, 경우에 따라서는 열산화공정 및 화학기상증착공정을 연속적으로 수행하여 형성한다. 다음에 측벽산화막(140)이 형성된 결과물 전면에 도핑되지 않은(undoped) 폴리실리콘막(150)을 형성한다. 도핑되지 않은 폴리실리콘막(150)의 두께는 대략 50-200Å이 되도록 한다. 경우에 따라서 폴리실리콘막(150) 대신에 비정질실리콘막을 형성할 수도 있다. 또한 이 외에도 후속의 산화공정에 의해 산화될 수 있는 다른 산화가능물질막을 대신 사용할 수도 있다. 도핑되지 않은 폴리실리콘막(150)을 형성한 후에는, 셀영역(101)은 노출시키고 주변회로영역(102)은 덮는 마스크막패턴(160)을 형성한다. 이 마스크막패턴(160)은 포토레지스트막으로 형성할 수 있다.Next, referring to FIG. 3, the sidewall oxide layer 140 is formed on the surface of the semiconductor substrate 100 exposed by the first trench 131 and the second trench 132. The side wall oxide film 140 is formed using a thermal oxidation process or a chemical vapor deposition process, and in some cases, is formed by continuously performing a thermal oxidation process and a chemical vapor deposition process. Next, an undoped polysilicon layer 150 is formed on the entire surface of the resultant sidewall oxide layer 140. The thickness of the undoped polysilicon film 150 is approximately 50-200 kPa. In some cases, an amorphous silicon film may be formed instead of the polysilicon film 150. In addition, other oxidizable material films that can be oxidized by a subsequent oxidation process can also be used instead. After the undoped polysilicon layer 150 is formed, a mask layer pattern 160 is formed to expose the cell region 101 and cover the peripheral circuit region 102. The mask film pattern 160 may be formed of a photoresist film.

다음에 도 4를 참조하면, 상기 마스크막패턴(160)을 식각마스크로 한 식각공정으로 셀영역(101)에서 노출되는 도핑되지 않은 폴리실리콘막(150)을 제거한다. 폴리실리콘막(150)의 제거는 질산과 같은 식각액을 사용하여 수행할 수 있지만, 반드시 이에 한정되는 것은 아니다. 상기 폴리실리콘막(150)을 제거한 후에는 상기 마스크막패턴(160)을 제거한다. 그러면 셀영역(101)에서는 제1 트랜치(131)의 측벽산화막(140)과 함께 패드산화막패턴(112)의 측면 및 패드질화막패턴(122)의 측면과 상부면이 노출된다. 반면에 주변회로영역(102)에서는 폴리실리콘막(150)이 여전히 존재한다.Next, referring to FIG. 4, the undoped polysilicon layer 150 exposed in the cell region 101 is removed by an etching process using the mask layer pattern 160 as an etch mask. Removal of the polysilicon layer 150 may be performed using an etchant such as nitric acid, but is not necessarily limited thereto. After removing the polysilicon layer 150, the mask layer pattern 160 is removed. Then, in the cell region 101, the sidewall oxide layer 140 of the first trench 131, the side surface of the pad oxide pattern 112, and the side surface and the top surface of the pad nitride layer pattern 122 are exposed. On the other hand, the polysilicon film 150 still exists in the peripheral circuit region 102.

다음에 전면에 희생절연막(170)을 형성한다. 이 희생절연막(170)은 후속의 폴리실리콘막(150)에 대한 산화공정시 산화되지 않는 물질을 사용하여 형성한다. 예컨대 희생절연막(170)은 대략 50-200Å 두께의 질화막으로 형성할 수 있다. 희생절연막(170)을 질화막으로 형성하는 경우, 화학기상증착방법을 사용할 수 있다. 이때 반응가스로는 SiH4/NH3 가스 또는 SiH2Cl2/NH3 가스의 혼합기체를 사용할 수 있으며, 대략 400-800℃의 온도조건과 대략 0.05-2Torr의 압력조건을 사용할 수 있다. 혹은 실리콘산화막을 먼저 형성한 후에 NH3 가스 단독으로나 NH3/Ar 또는 NH3/N2 가스의 혼합기체를 사용하여 대략 600-800℃의 온도 및 대략 0.01-760Torr의 압력에서 상기 실리콘산화막을 질화시킴으로써 상기 희생절연막(170)으로서의 질화막을 형성할 수도 있다. 이 외에도 플라즈마를 이용할 수도 있다.Next, a sacrificial insulating film 170 is formed on the entire surface. The sacrificial insulating film 170 is formed using a material that is not oxidized during the subsequent oxidation process of the polysilicon film 150. For example, the sacrificial insulating film 170 may be formed of a nitride film having a thickness of approximately 50-200 Å. When the sacrificial insulating film 170 is formed of a nitride film, a chemical vapor deposition method may be used. At this time, the reaction gas may be a mixed gas of SiH 4 / NH 3 gas or SiH 2 Cl 2 / NH 3 gas, the temperature conditions of about 400-800 ℃ and pressure conditions of about 0.05-2Torr can be used. Or after the silicon oxide film is first formed, the silicon oxide film is nitrided at a temperature of approximately 600-800 ° C. and a pressure of approximately 0.01-760 Torr using NH 3 gas alone or a mixed gas of NH 3 / Ar or NH 3 / N 2 gas. As a result, a nitride film as the sacrificial insulating film 170 may be formed. In addition, plasma may be used.

다음에 도 5를 참조하면, 셀영역(101)의 패드질화막패턴(122) 상부에 있는 희생절연막(170)과, 주변회로영역(102)의 패드질화막패턴(122) 상부에 있는 폴리실리콘막(150) 및 희생절연막(170)을 제거하여, 셀영역(101) 및 주변회로영역(102)의 패드질화막패턴(122) 상부표면을 노출시킨다. 이와 같이 셀영역(101) 및 주변회로영역(102)의 패드질화막패턴(122) 상부표면을 노출시키는 공정은 터치(Touch) 화학적기계적평탄화(CMP; Chemical Mechanical Polishing)방법을 사용하여 수행할 수 있다.Next, referring to FIG. 5, the sacrificial insulating film 170 over the pad nitride film pattern 122 of the cell region 101 and the polysilicon film over the pad nitride film pattern 122 of the peripheral circuit region 102 are described. 150 and the sacrificial insulating layer 170 are removed to expose the upper surface of the pad nitride layer pattern 122 of the cell region 101 and the peripheral circuit region 102. As such, the process of exposing the upper surface of the pad nitride film pattern 122 of the cell region 101 and the peripheral circuit region 102 may be performed using a touch chemical mechanical polishing (CMP) method. .

다음에 도 6을 참조하면, 질산과 같은 식각액을 이용하여 주변회로영역(102) 에 남아있는 폴리실리콘막(150)의 상부 일부를 제거한다. 이때 제거되는 부분은, 도면에서 "A"로 나타낸 바와 같이, 패드산화막패턴(112) 및 패드질화막패턴(122)의 측벽상에 있는 부분이 되도록 한다. 이를 위하여 폴리실리콘막(150)에 대한 식각을 적당하게 조절할 필요가 있다. 이 식각에 의해 폴리실리콘막(150)의 상부 단부는 패드산화막패턴(112) 및 패드질화막패턴(122)의 측면과 희생절연막(170) 사이에서 노출된다.Next, referring to FIG. 6, an upper portion of the polysilicon film 150 remaining in the peripheral circuit region 102 is removed using an etchant such as nitric acid. In this case, the portion to be removed is a portion on the sidewalls of the pad oxide film pattern 112 and the pad nitride film pattern 122, as indicated by "A" in the figure. To this end, it is necessary to appropriately adjust the etching of the polysilicon film 150. By etching, the upper end portion of the polysilicon layer 150 is exposed between the side surfaces of the pad oxide layer pattern 112 and the pad nitride layer pattern 122 and the sacrificial insulating layer 170.

다음에 도 7을 참조하면, 패드산화막패턴(112) 및 패드질화막패턴(122)의 측면과 희생절연막(170) 사이에서 노출되는 폴리실리콘막(150)의 상부 단부를 산화시켜 제2 트랜치(132)의 내부를 향해 돌출되는 산화막(180)을 형성한다. 상기 산화막(180)의 형성은 열산화공정을 통해 수행할 수 있다.Next, referring to FIG. 7, the second trench 132 is oxidized by oxidizing an upper end portion of the polysilicon film 150 exposed between the side surfaces of the pad oxide film pattern 112 and the pad nitride film pattern 122 and the sacrificial insulating film 170. ) To form an oxide film 180 protruding toward the inside. The oxide layer 180 may be formed through a thermal oxidation process.

다음에 도 8을 참조하면, 셀영역(101) 및 주변회로영역(102)의 희생절연막(도 7의 170)을 모두 제거한다. 그러면 n채널형 모스트랜지스터가 배치되는 셀영역(101)에서는 제1 트랜치(131)상에 측벽산화막(140)이 정상적인 프로파일로 배치된다. 반면에, n채널형 모스트랜지스터와 함께 p채널형 모스트랜지스터도 배치되는 주변회로영역(102)에서는 제2 트랜치(132)상에 측벽산화막(140)이 배치되지만, 측벽산화막(140)의 상부 단부에는 제2 트랜치(132) 내부를 향해 돌출된 산화막(180)도 함께 배치된다.Next, referring to FIG. 8, all of the sacrificial insulating films 170 of FIG. 7 are removed from the cell region 101 and the peripheral circuit region 102. Then, in the cell region 101 in which the n-channel morph transistor is disposed, the sidewall oxide layer 140 is disposed on the first trench 131 in a normal profile. On the other hand, in the peripheral circuit region 102 in which the p-channel MOS transistor is also disposed along with the n-channel MOS transistor, the sidewall oxide layer 140 is disposed on the second trench 132, but the upper end of the sidewall oxide layer 140 is disposed. In addition, the oxide film 180 protruding toward the inside of the second trench 132 is also disposed.

다음에 도 9를 참조하면, 통상의 방법을 사용하여 전면에 라이너질화막(190)을 형성한다. 다음에 제1 트랜치(131) 및 제2 트랜치(132)가 매립되도록 전면에 매립절연막(200)을 형성한다. 매립절연막(200)은 고밀도플라즈마(HDP; High Density Plasma) 산화막으로 형성할 수 있다. 다음에 패드질화막패턴(122)의 상부표면이 노출되도록 매립절연막(200)에 대한 평탄화를 수행한다. 그리고 노출된 패드질화막패턴(122) 및 패드산화막패턴(112)을 순차적으로 제거하면, 도시된 바와 같이, p채널형 모스트랜지스터가 배치되는 주변회로영역에서 제2 트랜치(132) 상부의 모트 프로파일이 개선된 트랜치 소자분리막이 만들어진다.Next, referring to FIG. 9, the liner nitride film 190 is formed on the entire surface using a conventional method. Next, a buried insulating film 200 is formed on the entire surface of the first trench 131 and the second trench 132 so as to be buried. The buried insulating film 200 may be formed of a high density plasma (HDP) oxide film. Next, planarization is performed on the buried insulating film 200 so that the upper surface of the pad nitride film pattern 122 is exposed. In addition, when the exposed pad nitride layer pattern 122 and the pad oxide layer pattern 112 are sequentially removed, as shown in FIG. 2, the mort profile of the upper portion of the second trench 132 is formed in the peripheral circuit region in which the p-channel type transistor is disposed. Improved trench isolations are made.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법에 의하면, p채널형 모스트랜지스터가 배치되는 주변회로영역의 모트 프로파일을 개선함으로써 p채널형 모스트랜지스터에서의 HEIP 현상의 발생을 억제할 수 있으며, 이에 따라 라이너질화막을 채용한 트랜치 소자분리막을 형성하더라도 HEIP 현상에 의한 소자의 동작특성의 열화를 억제할 수 있다는 이점이 제공된다.As described above, according to the method of forming a trench isolation layer of a semiconductor device according to the present invention, the HEIP phenomenon in the p-channel type transistor is improved by improving the mot profile of the peripheral circuit region in which the p-channel type transistor is disposed. Therefore, even if the trench isolation layer using the liner nitride film is formed, it is possible to suppress the deterioration of the operating characteristics of the device due to the HEIP phenomenon.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the technical spirit of the present invention. .

Claims (9)

셀영역 및 주변회로영역을 갖는 반도체기판 위에 하드마스크막패턴을 형성하는 단계;Forming a hard mask film pattern on the semiconductor substrate having a cell region and a peripheral circuit region; 상기 하드마스크막패턴을 이용하여 상기 반도체기판의 셀영역 및 주변회로영역에 각각 제1 및 제2 트랜치를 형성하는 단계;Forming first and second trenches in the cell region and the peripheral circuit region of the semiconductor substrate by using the hard mask layer pattern; 상기 제1 및 제2 트랜치에 의해 노출된 반도체기판 위에 측벽산화막을 형성하는 단계;Forming a sidewall oxide film on the semiconductor substrate exposed by the first and second trenches; 상기 측벽산화막 및 하드마스크막패턴 위에 산화가능물질막을 형성하는 단계;Forming an oxidizable material layer on the sidewall oxide layer and the hard mask layer pattern; 상기 셀영역 내의 산화가능물질막을 제거하는 단계;Removing the oxidizable material film in the cell region; 상기 셀영역 내의 산화가능물질막이 제거된 결과물 전면에 희생절연막을 형성하는 단계;Forming a sacrificial insulating film on the entire surface of the product from which the oxidizable material film in the cell region is removed; 상기 셀영역 내의 하드마스크막패턴 위의 희생절연막과, 상기 주변회로영역 내의 하드마스크막패턴 위의 희생절연막 및 산화가능물질막을 순차적으로 제거하는 단계;Sequentially removing the sacrificial insulating film on the hard mask film pattern in the cell region, the sacrificial insulating film and the oxidizable material film on the hard mask film pattern in the peripheral circuit region; 상기 주변회로영역에서 상기 하드마스크막패턴의 측면과 상기 희생절연막 사이에 배치되는 산화가능물질막을 제거하는 단계;Removing an oxidizable material film disposed between a side of the hard mask film pattern and the sacrificial insulating film in the peripheral circuit area; 상기 주변회로영역에서 상기 하드마스크막패턴의 측면과 상기 희생절연막 사이에서 노출되는 상기 산화가능물질막의 상부를 산화시켜 상기 산화가능물질막의 상부에 상기 제2 트랜치의 내부를 향해 돌출되는 산화막을 형성하는 단계; 및Oxidizing an upper portion of the oxidizable material layer exposed between the side surface of the hard mask layer pattern and the sacrificial insulating layer in the peripheral circuit area to form an oxide layer protruding toward the inside of the second trench on the oxidizable material layer; step; And 상기 셀영역 및 주변회로영역의 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.And removing the sacrificial insulating film of the cell region and the peripheral circuit region. 제1항에 있어서,The method of claim 1, 상기 산화가능물질막은 비정질실리콘막 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.The method of forming a trench isolation layer of a semiconductor device, characterized in that the oxidizable material film is formed of an amorphous silicon film or a polysilicon film. 제2항에 있어서,The method of claim 2, 상기 비정질실리콘막 또는 폴리실리콘막은 50-200Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.The amorphous silicon film or the polysilicon film is a trench device isolation film forming method of the semiconductor device, characterized in that formed to a thickness of 50-200Å. 제1항에 있어서,The method of claim 1, 상기 희생절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.And forming the sacrificial insulating film as a nitride film. 제4항에 있어서,The method of claim 4, wherein 상기 질화막은 50-200Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.The nitride film is a trench device isolation film forming method of a semiconductor device, characterized in that formed to a thickness of 50-200Å. 제4항에 있어서,The method of claim 4, wherein 상기 질화막을 형성하는 단계는, SiH4/NH3 가스 또는 SiH2Cl2/NH3 가스의 혼합기체를 반응가스로 하고, 400-800℃의 온도조건과 0.05-2Torr의 압력조건을 갖는 화학기상증착방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.The forming of the nitride film may be performed by using a mixed gas of SiH 4 / NH 3 gas or SiH 2 Cl 2 / NH 3 gas as a reaction gas, and having a temperature of 400-800 ° C. and a pressure of 0.05-2 Torr. A trench device isolation film forming method of a semiconductor device, characterized in that carried out using a deposition method. 제4항에 있어서, 상기 질화막을 형성하는 단계는,The method of claim 4, wherein the forming of the nitride film, 상기 산화가능물질막 위에 실리콘산화막을 형성하는 단계; 및Forming a silicon oxide film on the oxidizable material film; And NH3 가스 단독으로나 NH3/Ar 또는 NH3/N2 가스의 혼합기체를 반응가스로 하고 600-800℃의 온도조건 및 0.01-760Torr의 압력조건에서 상기 실리콘산화막을 질화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.Nitriding the silicon oxide film at a temperature of 600-800 ° C. and a pressure of 0.01-760 Torr, using NH 3 gas alone or a mixed gas of NH 3 / Ar or NH 3 / N 2 gas as a reaction gas. A trench device isolation film forming method for a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 산화가능물질막의 상부를 산화시키는 단계는 열산화방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.And oxidizing the upper portion of the oxidizable material film using a thermal oxidation method. 제1항에 있어서,The method of claim 1, 상기 셀영역 및 주변회로영역의 희생절연막을 제거한 후 전면에 라이너질화 막을 형성하는 단계;Forming a liner nitride film on the entire surface after removing the sacrificial insulating film of the cell region and the peripheral circuit region; 상기 라이너질화막 위에 매립절연막을 형성하여 상기 제1 및 제2 트랜치를 매립하는 단계;Filling the first and second trenches by forming a buried insulating film on the liner nitride film; 상기 매립절연막을 평탄화하여 상기 하드마스크막패턴의 상부표면을 노출시키는 단계; 및Planarizing the buried insulating film to expose an upper surface of the hard mask film pattern; And 상기 하드마스크막패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.And removing the hard mask layer pattern.
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