KR100575616B1 - Method for forming borderless contact hole in a semiconductor device - Google Patents

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KR100575616B1 KR1020020039234A KR20020039234A KR100575616B1 KR 100575616 B1 KR100575616 B1 KR 100575616B1 KR 1020020039234 A KR1020020039234 A KR 1020020039234A KR 20020039234 A KR20020039234 A KR 20020039234A KR 100575616 B1 KR100575616 B1 KR 100575616B1
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Abstract

본 발명은 소자의 활성영역의 일부분 및 분리영역의 일부분을 동시에 노출시키는 무경계 콘택홀(Borderless Contact Hole) 형성에 있어서, 분리영역의 손상없이 안정적으로 무경계 콘택홀 형성 공정을 진행할 수 있는 반도체소자의 무경계 콘택홀 형성방법에 관해 개시한다.In the present invention, in forming borderless contact holes for exposing a portion of an active region and a portion of an isolation region at the same time, a borderless semiconductor device capable of stably performing a borderless contact hole formation process without damaging the isolation region. A contact hole forming method is disclosed.

개시된 본 발명의 반도체소자의 무경계 콘택홀 형성방법은 소자의 활성영역과 분리영역이 정의된 기판을 제공하는 단계와, 기판의 분리영역에 트렌치 및 트렌치를 채우는 소자분리막을 각각 형성하는 단계와, 소자분리막을 포함한 기판에 게이트 및 소오스/드레인을 포함한 트랜지스터를 형성하는 단계와, 결과물 상에 실리콘 질화막 및 층간절연막을 차례로 형성하는 단계와, 포토리쏘그라피 공정에 의해 층간절연막 및 실리콘 질화막을 선택 식각하여 상기 분리영역의 일부분과 활성영역의 일부분을 동시에 노출시키는 무경계 콘택홀을 형성하는 단계를 포함한다.A method of forming a borderless contact hole of a semiconductor device according to the present invention includes providing a substrate in which an active region and a separation region of a device are defined, forming a device isolation layer filling trenches and trenches in the separation region of the substrate, respectively, Forming a transistor including a gate and a source / drain on a substrate including the separator, sequentially forming a silicon nitride film and an interlayer insulating film on the resultant, and selectively etching the interlayer insulating film and the silicon nitride film by a photolithography process. Forming a borderless contact hole that simultaneously exposes a portion of the isolation region and a portion of the active region.

Description

반도체소자의 무경계 콘택홀 형성방법{Method for forming borderless contact hole in a semiconductor device}Method for forming borderless contact hole in semiconductor device

도 1은 종래 기술에 따른 문제점을 도시한 공정단면도.1 is a process cross-sectional view showing a problem according to the prior art.

도 2a 내지 도 2f는 본 발명의 제 1실시예에 따른 반도체소자의 무경계 콘택홀 형성을 보인 공정단면도.2A through 2F are cross-sectional views illustrating a process of forming a borderless contact hole in a semiconductor device according to a first embodiment of the present invention.

도 3a 내지 도 3h는 본 발명의 제 2실시예에 따른 반도체소자의 무경계 콘택홀 형성을 보인 공정단면도.3A to 3H are cross-sectional views illustrating the formation of borderless contact holes in a semiconductor device according to a second embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는 활성영역과 분리영역에 동시에 걸치는 무경계 콘택홀(Borderless Contact Hole)을 형성하는 데 있어서, 분리영역의 손상없이 안정적으로 무경계 콘택홀 형성 공정을 진행할 수 있는 반도체소자의 무경계 콘택홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to forming borderless contact holes covering both active and separation regions at the same time, stably forming a borderless contact hole without damaging the isolation region. It relates to a method for forming a borderless contact hole of a semiconductor device capable of proceeding.

일반적으로 알려진 바와 같이, 디바이스(device) 설계 구조 상 콘택홀은 게이트 또는 소자의 활성영역에 형성되지만, 디바이스의 크기가 점차 축소됨에 따라 활성영역에 대한 콘택홀의 오버랩 마진(overlap margin)이 작아지게 되고, 또한 포토리쏘그라피 (photolithography) 공정에서 발생되는 오정렬(misalignment)으로 인해 소자의 활성영역에 형성되어야 할 콘택홀의 일부가 활성영역의 경계면을 벗어나서 분리영역의 일부분에 걸쳐 형성되는 경우가 발생된다. 이와 같이 소자의 활성영역 뿐만 아니라 분리영역에까지 형성되는 콘택홀을 무경계 콘택홀이라 한다.As is generally known, due to the device design structure, the contact hole is formed in the active region of the gate or device, but as the size of the device gradually decreases, the overlap margin of the contact hole with respect to the active region becomes smaller. In addition, due to misalignment generated in the photolithography process, a portion of the contact hole to be formed in the active region of the device is formed over the part of the isolation region beyond the boundary of the active region. As such, the contact holes formed not only in the active region but also in the isolation region of the device are called borderless contact holes.

상기 무경계 콘택홀은 CXFY (CXFY는 CF4, C2 F6, C4F8또는 C5F8 등의 가스 또는 이러한 가스들의 조합을 뜻함)와 O2가스를 활성화시킨 플라즈마(plasma)를 이용한 건식 식각 공정에 의해 형성된다.The borderless contact hole is a C X F Y (C X F Y is a gas such as CF 4 , C 2 F 6 , C 4 F 8 or C 5 F 8 or a combination of these gases) and activated the O 2 gas It is formed by a dry etching process using a plasma (plasma).

상기 무경계 콘택홀 중 게이트 또는 소자의 활성영역에 해당되는 부분은 다결정실리콘(polysilicon) 또는 실리사이드(silicide)로 구성되어져 있으므로, 플라즈마에 의한 식각 공정이 용이하지 않은 특성을 가지고 있다. 따라서, 상기 플라즈마에 의해 무경계 콘택홀을 형성하는 과정에서 게이트 또는 소자의 활성영역의 손상은 없다.Since the portion of the borderless contact hole corresponding to the active region of the gate or the device is made of polysilicon or silicide, the etching process by plasma is not easy. Therefore, there is no damage to the active region of the gate or device in the process of forming the borderless contact hole by the plasma.

도 1은 종래 기술에 따른 문제점을 보이기 위한 공정단면도로, 도면부호 1은 게이트, 도면부호 3은 소오스 또는 드레인 등의 불순물영역, 도면부호 5는 분리영역의 소자분리막 및 도면부호 7은 층간절연막을 각각 도시한 것이다.1 is a process cross-sectional view for showing a problem according to the related art, reference numeral 1 denotes an impurity region such as a gate, reference numeral 3 denotes a source or a drain, reference numeral 5 denotes an isolation layer of an isolation region, and reference numeral 7 an interlayer dielectric Each is shown.

그러나, 종래 기술에 따른 반도체소자의 무경계 콘택홀 형성방법에서는, 도 1에 도시된 바와 같이, 무경계 콘택홀(10) 중 분리영역에 해당되는 부분은 실리콘 옥사이드 계열의 물질로 구성되어져 있으며, 이러한 실리콘 옥사이드 계열의 물질은 이러한 플라즈마에 의해 식각이 용이한 특성을 가지고 있다. 따라서, 상기 분리영역에 해당되는 부분은 무경계 콘택홀이 형성되는 과정에서 a와 같이 깊고 날카롭게 패이는 문제점이 있었다.However, in the method of forming a borderless contact hole of a semiconductor device according to the related art, as shown in FIG. 1, a portion corresponding to the isolation region of the borderless contact hole 10 is made of a silicon oxide-based material. Oxide-based materials have the property of being easily etched by the plasma. Therefore, a portion corresponding to the separation region has a problem of being deeply and sharply cut as shown in the process of forming the borderless contact hole.

또한, 무경계 콘택홀을 형성하는 과정에서 분리영역이 손상됨에 따라 누설 전류(leakage current) 또는 소자 특성 열화가 발생되어 디바이스 작동에 문제가 발생되었다.In addition, as the isolation region is damaged in the process of forming the borderless contact hole, leakage current or device characteristic deterioration occurs, thereby causing a problem in device operation.

이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 분리영역의 손상없이 무경계 콘택홀 형성 공정을 안정적으로 진행할 수 있는 반도체소자의 무경계 콘택홀의 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a borderless contact hole of a semiconductor device capable of stably performing a borderless contact hole forming process without damaging an isolation region.

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상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 무경계 콘택홀 형성방법은 소자의 활성영역과 분리영역이 정의된 반도체기판을 제공하는 단계와, 상기 반도체기판 상의 상기 활성영역은 덮고 상기 분리영역을 노출시키는 하드마스크를 형성하는 단계와, 상기 하드마스크를 마스크로 하고 상기 반도체기판의 노출된 분리영역을 식각하여 트렌치를 형성하는 단계와, 상기 하드마스크 및 상기 트렌치 표면 상에 실리콘 산화막 및 제 1실리콘 질화막을 차례로 형성하는 단계와, 상기 실리콘 산화막 및 제 1실리콘 질화막을 상기 트렌치의 바닥 표면이 노출되게 에치백하여 상기 트렌치 측면 및 하드마스크 측면에 트렌치 스페이서를 형성하는 단계와, 상기 트렌치 스페이서를 마스크로 하고 상기 트렌치의 바닥 표면의 노출된 부분을 식각하여 홈을 형성하는 단계와, 상기 트렌치 및 홈을 매립시키는 소자분리막을 형성하는 단계와, 상기 소자분리막을 포함한 기판에 다마신 구조의 게이트 및 소오스/드레인을 포함한 트랜지스터를 형성하는 단계와, 상기 결과물 상에 층간절연막을 차례로 형성하는 단계와, 상기 층간절연막 및 하드마스크를 선택적으로 식각하여 상기 분리영역의 일부분과 상기 활성영역의 일부분을 동시에 노출시키는 무경계 콘택홀을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a borderless contact hole in a semiconductor device, the method including: providing a semiconductor substrate in which an active region and a separation region of a device are defined, and covering the active region on the semiconductor substrate and covering the separation region; Forming a hard mask to expose the trench; forming a trench by etching the exposed isolation region of the semiconductor substrate using the hard mask as a mask; and forming a silicon oxide film and a first silicon layer on the hard mask and the trench surface Forming a nitride film sequentially, etching back the silicon oxide film and the first silicon nitride film to expose the bottom surface of the trench to form trench spacers on the trench side and the hard mask side, and forming the trench spacer as a mask. And etching the exposed portion of the bottom surface of the trench Forming a device isolation film filling the trench and the trench; forming a transistor including a gate and a source / drain having a damascene structure on a substrate including the device isolation film; Forming an insulating film in sequence, and selectively etching the interlayer insulating film and the hard mask to form a borderless contact hole exposing a portion of the isolation region and a portion of the active region at the same time.

상기 실리콘 산화막은 50∼100Å 두께로 형성하고, 상기 제 1실리콘 질화막은 1000∼2000Å 두께로 형성하는 것이 바람직하다. 또한, 상기 트렌치는 1000∼2000Å의 깊이로 형성하고, 상기 홈은 1000Å의 깊이로 형성하는 것이 바람직하다.Preferably, the silicon oxide film is formed to a thickness of 50 to 100 GPa, and the first silicon nitride film is formed to be 1000 to 2000 GPa. In addition, the trench is preferably formed to a depth of 1000 to 2000 kPa, and the groove is formed to a depth of 1000 kPa.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하 면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 제 1실시예에 따른 반도체소자의 무경계 콘택홀 형성을 보인 공정단면도이다.2A through 2F are cross-sectional views illustrating a process of forming a borderless contact hole in a semiconductor device according to a first embodiment of the present invention.

본 발명의 제 1실시예에 따른 반도체소자의 무경계 콘택홀 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체기판(100) 상에 화학기상증착(CVD:Chemical Vapor Deposition) 공정에 의해 70∼200Å 두께의 패드 산화막(pad oxide layer)(102)과 500∼1500Å 두께의 제 1실리콘 질화막(104)을 차례로 형성한다.In the method for forming a borderless contact hole of a semiconductor device according to the first embodiment of the present invention, as shown in FIG. 2A, first, a chemical vapor deposition (CVD) process is performed on a semiconductor substrate 100. A pad oxide layer 102 having a thickness of ˜200 GPa and a first silicon nitride film 104 having a thickness of 500˜1500 GHz are sequentially formed.

이어서, 상기 제 1실리콘 질화막(104) 상에 감광막(photoresist)을 도포한 후, 노광 및 현상하여 소자의 활성영역(active region)을 덮고 격리영역(isolation region)을 노출시키는 제 1감광막 패턴(150)을 형성한다.Subsequently, after the photoresist is coated on the first silicon nitride layer 104, the photoresist pattern is exposed and developed to cover the active region of the device and to expose the isolation region. ).

그 다음, 도 2b에 도시된 바와 같이, 상기 제 1감광막 패턴(150)을 마스크로 하여 상기 제 1실리콘 질화막(104) 및 패드 산화막(102)을 CXFY (CXFY는 CF4, C2F6, C4F8또는 C5F8 등의 가스 또는 이러한 가스들의 조합을 뜻함), COHPFQ(여기서, O, P 및 Q는 자연수), Ar의 혼합 가스를 활성화시킨 플라즈마를 이용한 건식 식각공정에 의해 제거하고, 계속해서 상기 활성화된 플라즈마를 이용한 반도체기판(100)의 노출된 부분을 소정 깊이까지 건식 식각하여 트렌치(trench)(101)를 형성한다. 이 후, 제 1 감광막 패턴(150)을 제거한다. 이때, 도면부호 103은 상기 건식 식각 공정 후 잔류된 패드 산화막을, 도면부호 105는 잔류된 제 1실리콘 질화막을 도시한 것이다.Next, as shown in FIG. 2B, the first silicon nitride film 104 and the pad oxide film 102 are replaced with C X F Y (C X F Y is CF 4 ) using the first photoresist pattern 150 as a mask. , A gas such as C 2 F 6 , C 4 F 8 or C 5 F 8 , or a combination of these gases, C O H P F Q (where O, P and Q are natural water), and a mixed gas of Ar The trench 101 is removed by a dry etching process using an activated plasma, followed by dry etching the exposed portion of the semiconductor substrate 100 using the activated plasma to a predetermined depth. Thereafter, the first photosensitive film pattern 150 is removed. In this case, reference numeral 103 denotes a pad oxide film remaining after the dry etching process, and reference numeral 105 shows a first silicon nitride film remaining.

이어서, 상기 트렌치(101)가 형성된 기판 상에 HDP(High Density Plasma) 산화막(미도시)을 증착한 후, 도 2c에 도시된 바와 같이, 상기 HDP 산화막을 상기 제 1실리콘 질화막(105)이 노출되는 시점까지 화학적-기계적 연마(CMP:Chemical Mechanical Polishing) 공정에 의해 제거하여 상기 트렌치(101)를 매립시키는 소자분리막(109)을 형성한다. 이때, 상기 제 1실리콘 질화막(105)은 화학적-기계적 마 공정 시에 소자의 활성영역이 식각되지 않도록 보호하기 위한 연마정지층 및 기계적 스트레스가 기판에 미치는 것을 완화시켜주는 완충막으로서의 역할을 한다. 또한, 상기 제 1실리콘 질화막(105)은 상기 식각 공정에서 일부가 연마되나, 별도로 인산용액에 의해 습식 식각하여 완전히 제거한다. 인산용액의 농도와 온도를 적절하게 조절하면 소자분리막(109)을 형성하는 HDP 산화막에 대한 제 1실리콘 질화막(105)의 식각 선택비를 약 1:50 이상으로 크게 만들 수 있다. 따라서, 인산 수용액을 이용하여 트렌치(101) 내부에 매립되어 소자분리막(109)을 형성하는 HDP 산화막을 거의 훼손하지 않으면서 잔류된 제 1실리콘 질화막(105)을 제거할 수 있다.Subsequently, after depositing an HDP (High Density Plasma) oxide film (not shown) on the substrate on which the trench 101 is formed, as shown in FIG. 2C, the first silicon nitride film 105 is exposed. The device isolation layer 109 is formed by filling the trench 101 by removing the same by a chemical mechanical polishing (CMP) process. In this case, the first silicon nitride film 105 serves as a buffer film to mitigate the impact of the polishing stop layer and mechanical stress on the substrate to protect the active region of the device from etching during the chemical-mechanical hemp process. In addition, the first silicon nitride film 105 is partially polished in the etching process, but is completely removed by wet etching with a phosphoric acid solution. By properly adjusting the concentration and temperature of the phosphate solution, the etching selectivity of the first silicon nitride film 105 with respect to the HDP oxide film forming the device isolation film 109 can be made greater than about 1:50. Therefore, the first silicon nitride film 105 remaining in the trench 101 may be removed using the phosphoric acid aqueous solution without damaging the HDP oxide film formed in the trench 101 to form the device isolation film 109.

그 다음, 도 2d에 도시된 바와 같이, 패드산화막(103)을 제거하고 소자분리막(109)을 포함한 반도체기판(100) 전면에 일반적인 로직 디바이스 제조 공정을 적용하여 웰(120), 게이트 절연막(110), 게이트 전극(112) 및 절연 스페이서(114)를 차례로 형성하고 나서, 이온 주입을 통해 소오스/드레인영역(116)을 형성한다.Next, as illustrated in FIG. 2D, the well 120 and the gate insulating layer 110 may be removed by applying a general logic device manufacturing process to the entire surface of the semiconductor substrate 100 including the device isolation layer 109 by removing the pad oxide layer 103. ), The gate electrode 112 and the insulating spacer 114 are sequentially formed, and then the source / drain region 116 is formed through ion implantation.

이 후, 도 2e에 도시된 바와 같이, 상기 결과물 상에 제 2실리콘 질화막(118)을 200∼400Å 두께로 형성하고 나서, 상기 제 2실리콘 질화막(118) 위에 층간절연막(130)을 7000∼9000Å 두께로 형성한다. 이때, 상기 제 2실리콘 질화막(118)은 후속의 콘택홀 형성을 위한 식각 공정에서 식각정지막으로서의 역할을 하며, 700∼800℃ 온도에서 형성한다. 또한, 상기 층간절연막(130)을 증착한 후, 화학적-기계적 연마 공정을 진행하여 표면을 평탄화시킨다. 상기 층간절연막(130)의 증착 두께를 7000∼9000Å 로 조절한다 할지라도 층간절연막의 증착 공정 및 후속 연마 공정의 불안정성으로 인해 평탄화가 완료된 층간절연막이라 할지라도 웨이퍼의 부위에 따라 약간의 편차가 존재하게 된다.Thereafter, as shown in FIG. 2E, a second silicon nitride film 118 is formed on the resultant to have a thickness of 200 to 400 GPa, and then an interlayer insulating film 130 is formed on the second silicon nitride film 118 to 7000 to 9000 GPa. Form to thickness. In this case, the second silicon nitride film 118 serves as an etch stop film in an etching process for subsequent contact hole formation, and is formed at a temperature of 700 to 800 ° C. In addition, after the deposition of the interlayer dielectric layer 130, a chemical-mechanical polishing process is performed to planarize the surface. Even though the deposition thickness of the interlayer dielectric layer 130 is adjusted to 7000 to 9000 Å, even if the interlayer dielectric layer has been flattened due to instability of the deposition process and subsequent polishing process of the interlayer dielectric layer, a slight variation may exist depending on the portion of the wafer. do.

이어, 층간절연막(130) 상에 소자의 활성영역의 일부와 분리영역의 일부를 동시에 노출시키는 제 2감광막 패턴(152)을 형성한다.Next, a second photoresist layer pattern 152 is formed on the interlayer insulating layer 130 to simultaneously expose a portion of the active region and a portion of the isolation region of the device.

그런 다음, 도 2f에 도시된 바와 같이, 상기 제 2 감광막 패턴을 마스크로 CXFY(CF4, C2F6, C4F8또는 C5F8 등의 가스 또는 이러한 가스들의 조합) 와 O2 혼합가스를 활성화시킨 플라즈마를 이용한 건식 식각 공정에 의해 층간절연막을 제거하여 무경계 콘택홀(131)을 형성한다. 이때, 상기 건식 식각 공정은 C/F 비율이 높은 가스, 예로 들면 C4F8 또는 C5F8가스를 사용하면서 동시에 산소가스의 첨가량을 최소화시켜 활성화시킨 플라즈마를 이용한다. 상기 조건 하에서 식각 공정을 진행하면 층간절연막은 비교적 식각이 잘되지만 제 2실리콘 질화막(118)에서는 식각 정지(etch stop)현상이 발생된다. 즉, 분리영역 위에는 일정 두께의 제 2실리콘 질화막(118)이 존재하여 식각정지층의 역할을 수행하기 때문에 분리영역이 깊고 날카롭게 패이는 문제가 발생되지 않는다. 그리고 본 발명의 활성영역 위에는 제 2실리콘 질화막(118)이 존재하지 않기 때문에 종래와 같이 층간절연막에 대한 식각 공정이 완료된 후에 다시 플라즈마 활성 조건을 바꾸어 제 2실리콘 질화막을 제거하는 이 중 식각 공정을 수행할 필요가 없다.Then, as shown in FIG. 2F, C X F Y (gas such as CF 4 , C 2 F 6 , C 4 F 8 or C 5 F 8 , or a combination of these gases) using the second photoresist pattern as a mask. The interlayer insulating film is removed by a dry etching process using a plasma activated with a mixed gas of O 2 and an O 2 mixed gas to form a borderless contact hole 131. In this case, the dry etching process uses a plasma having a high C / F ratio, for example, a C 4 F 8 or C 5 F 8 gas and simultaneously minimizing the amount of oxygen gas. When the etching process is performed under the above conditions, the interlayer insulating film is relatively etched, but an etch stop phenomenon occurs in the second silicon nitride film 118. That is, since the second silicon nitride film 118 having a predetermined thickness is present on the separation region to serve as an etch stop layer, there is no problem in that the separation region is deep and sharp. In addition, since the second silicon nitride layer 118 does not exist on the active region of the present invention, after the etching process for the interlayer insulating layer is completed, the dual etching process of removing the second silicon nitride layer is performed by changing the plasma active condition again. There is no need to do it.

또한, 상기 CXFY 와 O2 혼합가스 외에도 CHF3, Ar을 추가할 수도 있다. In addition, in addition to the C X F Y and O 2 mixed gas may be added CHF 3 , Ar.

이 후, 제 2감광막 패턴을 제거한다.Thereafter, the second photosensitive film pattern is removed.

도 3a 내지 도 3h는 본 발명의 제 2실시예에 따른 반도체소자의 무경계 콘택홀 형성을 보인 공정단면도이다.3A to 3H are cross-sectional views illustrating a process of forming a borderless contact hole of a semiconductor device in accordance with a second embodiment of the present invention.

본 발명의 제 2실시예에 따른 반도체소자의 무경계 콘택홀 형성방법은 도 3a 공정까지는 본 발명의 제 1실시예와 동일하다. 즉, 반도체기판(200) 상에 CVD 방법에 의해 70∼200Å 두께의 패드 산화막(202)과 500∼1500Å 두께의 제 1실리콘 질화막(204)을 차례로 형성한다. 그리고, 제 1실리콘 질화막(204) 상에 감광막을 도포한 후 노광 및 현상하여 소자의 활성영역을 덮고 격리영역을 노출시키는 제 1감광막 패턴(250)을 형성한다.The borderless contact hole forming method of the semiconductor device according to the second embodiment of the present invention is the same as the first embodiment of the present invention until the process of FIG. 3A. In other words, a pad oxide film 202 having a thickness of 70 to 200 mW and a first silicon nitride film 204 having a thickness of 500 to 1500 mW are sequentially formed on the semiconductor substrate 200 by the CVD method. After the photoresist is coated on the first silicon nitride layer 204, the photoresist layer is exposed and developed to form a first photoresist layer pattern 250 covering the active region of the device and exposing the isolation region.

이어서, 도 3b에 도시된 바와 같이, 제 1감광막 패턴(250)을 마스크로 하여 상기 제 1실리콘 질화막(204) 및 패드 산화막(202)을 패터닝하고, 계속해서 상기 활성화된 플라즈마를 이용한 건식식각 공정을 진행시킴으로써 반도체기판(200)에 소정 깊이의 트렌치(trench)(201)를 형성한다. 이때, 트렌치(201)는 1000∼2000Å 깊이로 형성한다.Subsequently, as shown in FIG. 3B, the first silicon nitride layer 204 and the pad oxide layer 202 are patterned using the first photoresist layer pattern 250 as a mask, followed by a dry etching process using the activated plasma. The trench 201 is formed in the semiconductor substrate 200 to form a trench 201 having a predetermined depth. At this time, the trench 201 is formed to a depth of 1000 ~ 2000Å.

그런 다음, 제 1감광막 패턴(250)을 제거한다. 이 후, 트렌치(201)를 덮도록 잔류하는 제 1 실리콘 질화막(205) 상에 실리콘 산화막(208)을 50∼100Å 로 형성하고 나서, 상기 산화막(208) 위에 실리콘 질화막(210)을 1000∼2000Å 두께로 형성한다.Then, the first photoresist pattern 250 is removed. Thereafter, a silicon oxide film 208 is formed in a range of 50 to 100 GPa on the first silicon nitride film 205 remaining to cover the trench 201, and then a silicon nitride film 210 is formed in a range of 1000 to 2000 GPa on the oxide film 208. Form to thickness.

이어, 도 3c에 도시된 바와 같이, 상기 실리콘 산화막(208) 및 실리콘 질화막(210)을 에치백하여 잔류된 실리콘 절연막(205), 패드산화막(203) 및 트렌치 측면에 제 1 및 제 2 트렌치 스페이서(209)(211)을 형성한다.3C, first and second trench spacers are formed on the silicon insulating layer 205, the pad oxide layer 203, and the trench sidewalls which are etched back from the silicon oxide layer 208 and the silicon nitride layer 210. 209 and 211 are formed.

그런 다음, 도 3d에 도시된 바와 같이, 상기 잔류된 실리콘 질화막(205) 및 제 1및 제 2트렌치 스페이서(209)(211)을 마스크로 하고 기판을 건식 식각하여 상기 트렌치(201) 보다 깊은 홈(212)을 형성한다. 이때, 상기 건식 식각 공정은 Cl2,O2,N2 혼합가스를 주성분으로 하여 활성화시킨 플라즈마에 의해 진행된다. 또한, 상기 홈(212)은 1000∼2000Å 깊이로 형성한다.Then, as shown in FIG. 3D, the remaining silicon nitride film 205 and the first and second trench spacers 209 and 211 are masked, and the substrate is dry etched to deeper grooves than the trench 201. And form 212. In this case, the dry etching process is performed by a plasma activated with a Cl 2 , O 2 , N 2 mixed gas as a main component. In addition, the groove 212 is formed to a depth of 1000 ~ 2000Å.

이 후, 홈(212)을 포함한 기판 전면에 트렌치(201) 및 홈(212)을 채우도록 HDP 산화막(214)을 5000∼5000Å 두께로 형성한다. Thereafter, the HDP oxide film 214 is formed to have a thickness of 5000 to 5000 kV so as to fill the trench 201 and the grooves 212 on the entire surface of the substrate including the grooves 212.

이어, 도 3e에 도시된 바와 같이, 상기 HDP 산화막(214)을 잔류된 실리콘 절연막(205)이 노출되도록 화학적 기계적 연마하여 트렌치(201) 및 홈(212)을 매립하는 소자분리막(215)을 형성한다. 그 다음, 소자분리막(215)을 포함한 기판 전면에 게이트 및 게이트 측면의 절연 스페이서 형성영역을 정의하는 제 2감광막 패턴(252)을 형성한다.Subsequently, as shown in FIG. 3E, the HDP oxide layer 214 is chemically mechanically polished to expose the remaining silicon insulating layer 205, thereby forming an isolation layer 215 filling the trench 201 and the groove 212. do. Next, a second photoresist layer pattern 252 is formed on the entire surface of the substrate including the device isolation layer 215 to define an insulating spacer formation region at the gate and the gate side.

이 후, 도 3f에 도시된 바와 같이, 제 2감광막 패턴(252)을 마스크로 하고 잔류된 실리콘 질화막(205) 및 패드 산화막(203)을 식각하고, 식각된 부분에 다마신 구조의 게이트(218) 및 절연 스페이서(216)을 형성한다. 이때, 도 3f에서 잔류된 실리콘 질화막(205)은 후속의 무경계 콘택홀 형성 시 소자분리막(215)이 식각되는 것을 방지하여 손상되는 것을 막는 식각정지막으로서의 역할을 한다. 이어, 제 2감광막 패턴(252)을 제거한다.Thereafter, as shown in FIG. 3F, the second photoresist layer pattern 252 is used as a mask, and the remaining silicon nitride layer 205 and the pad oxide layer 203 are etched, and the gate 218 having a damascene structure in the etched portion is etched. ) And an insulating spacer 216 are formed. In this case, the silicon nitride film 205 remaining in FIG. 3F serves as an etch stop film to prevent damage by preventing the device isolation film 215 from being etched during subsequent borderless contact hole formation. Next, the second photoresist pattern 252 is removed.

이어, 도 3g에 도시된 바와 같이, 상기 게이트(218) 및 절연 스페이서(216)을 포함한 기판 전면에 층간절연막(224)을 형성한 후, 층간절연막(224) 상에 소자의 활성영역의 일부와 분리영역의 일부를 동시에 노출시키는 제 3감광막 패턴(254)을 형성한다.Subsequently, as shown in FIG. 3G, the interlayer insulating film 224 is formed on the entire surface of the substrate including the gate 218 and the insulating spacer 216, and then a portion of the active region of the device is formed on the interlayer insulating film 224. A third photoresist pattern 254 is formed to simultaneously expose a portion of the isolation region.

그런 다음, 도 3h에 도시된 바와 같이, 제 3감광막 패턴(254)을 마스크로 하고 CXFY 와 O2 혼합가스를 활성화시킨 플라즈마를 이용한 건식 식각 공정에 의해 반도체기판(200)이 노출되도록 층간절연막을 제거하여 무경계 콘택홀(225)을 형성한다. 이 때, 무경계 콘택홀(225)이 제 1 및 제 2 트렌치 스페이서(209)(211)과 소자분리막(215)이 노출되게 형성될 수도 있다.Next, as shown in FIG. 3H, the semiconductor substrate 200 is exposed by a dry etching process using a plasma in which the third photoresist pattern 254 is used as a mask and the CX F Y and O 2 mixed gases are activated. The interlayer insulating film is removed to form the borderless contact hole 225. In this case, the borderless contact hole 225 may be formed to expose the first and second trench spacers 209 and 211 and the device isolation layer 215.

이상에서와 같이, 본 발명에서는 겹침 여유가 작아 활성영역과 분리영역에 동시에 걸쳐 형성되는 무경계 콘택홀 형성 시, 식각정지막 역할을 하는 실리콘 질화막을 분리영역에 개재시킴으로써 분리영역이 훼손되는 것을 방지하면서 동시에 콘택홀 형성 시 과도 식각에 따른 실리콘 표면 손상에 의한 트랜지스터 동작 특성이 나빠지는 것을 피할 수 있다. As described above, in the present invention, when the borderless contact hole is formed at the same time as the overlap margin is small, the silicon nitride layer serving as the etch stop layer is interposed in the separation region while preventing the separation region from being damaged. At the same time, it is possible to avoid deterioration of transistor operation characteristics caused by damage to the silicon surface due to over-etching when forming contact holes.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (6)

삭제delete 삭제delete 삭제delete 소자의 활성영역과 분리영역이 정의된 반도체기판을 제공하는 단계와,Providing a semiconductor substrate having an active region and an isolation region defined therein; 상기 반도체기판 상의 상기 활성영역은 덮고 상기 분리영역을 노출시키는 하드마스크를 형성하는 단계와,Forming a hard mask covering the active region on the semiconductor substrate and exposing the isolation region; 상기 하드마스크를 마스크로 하고 상기 반도체기판의 노출된 분리영역을 식각하여 트렌치를 형성하는 단계와,Forming a trench by etching the exposed separation region of the semiconductor substrate using the hard mask as a mask; 상기 하드마스크 및 상기 트렌치 표면 상에 실리콘 산화막 및 제 1실리콘 질화막을 차례로 형성하는 단계와,Sequentially forming a silicon oxide film and a first silicon nitride film on the hard mask and the trench surface; 상기 실리콘 산화막 및 제 1실리콘 질화막을 상기 트렌치의 바닥 표면이 노출되게 에치백하여 상기 트렌치 측면 및 하드마스크 측면에 트렌치 스페이서를 형성하는 단계와,Etching back the silicon oxide film and the first silicon nitride film to expose the bottom surface of the trench to form trench spacers on the trench side and the hard mask side; 상기 트렌치 스페이서를 마스크로 하고 상기 트렌치의 바닥 표면의 노출된 부분을 식각하여 홈을 형성하는 단계와,Etching the exposed portion of the bottom surface of the trench with the trench spacer as a mask to form a groove; 상기 트렌치 및 홈을 매립시키는 소자분리막을 형성하는 단계와,Forming an isolation layer burying the trench and the trench; 상기 소자분리막을 포함한 기판에 다마신 구조의 게이트 및 소오스/드레인을 포함한 트랜지스터를 형성하는 단계와,Forming a transistor including a gate and a source / drain of a damascene structure on a substrate including the device isolation layer; 상기 결과물 상에 층간절연막을 차례로 형성하는 단계와,Sequentially forming an interlayer insulating film on the resultant; 상기 층간절연막 및 하드마스크를 선택적으로 식각하여 상기 분리영역의 일부분과 상기 활성영역의 일부분을 동시에 노출시키는 무경계 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 무경계 콘택홀 형성방법.Selectively etching the interlayer insulating film and the hard mask to form a borderless contact hole exposing a portion of the isolation region and a portion of the active region at the same time. 제 4항에 있어서, 상기 실리콘 산화막은 50∼100Å 두께로 형성하고, 상기 제 1실리콘 질화막은 1000∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 무경계 콘택홀 형성방법.5. The method of claim 4, wherein the silicon oxide film is formed to have a thickness of 50 to 100 GPa, and the first silicon nitride film is formed to have a thickness of 1000 to 2000 GPa. 제 4항에 있어서, 상기 트렌치는 1000∼2000Å의 깊이로 형성하고, 상기 홈은 1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 무경계 콘택홀 형성방법.5. The method of claim 4, wherein the trench is formed to a depth of 1000 to 2000 microns and the groove is formed to a depth of 1000 microns.
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