KR20070109483A - Method for fabricating isolation layer in flash memory device - Google Patents

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KR20070109483A
KR20070109483A KR1020060042508A KR20060042508A KR20070109483A KR 20070109483 A KR20070109483 A KR 20070109483A KR 1020060042508 A KR1020060042508 A KR 1020060042508A KR 20060042508 A KR20060042508 A KR 20060042508A KR 20070109483 A KR20070109483 A KR 20070109483A
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박선미
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Abstract

A method for fabricating an isolation layer in a flash memory device is provided to improve STI(Shallow Trench Isolation) CMP(Chemical Mechanical Polishing) uniformity by reducing a polishing step of the isolation layer in a central region and an edge region within a die. A semiconductor substrate(21) including a cell region and a peripheral circuit region is prepared. The cell region and the peripheral circuit region are defined on the semiconductor substrate. A first trench is formed in the cell region and a second trench is formed in the peripheral circuit region simultaneously. The second trench has a line width wider than the line width of the trench of the cell region. A first gap-fill insulating layer(28) having a fast polishing speed to an HSS slurry is buried into the first trench. A second gap-fill insulating layer having a slow polishing speed to the first gap-fill insulating layer and the HSS slurry.

Description

플래쉬 메모리 소자의 소자분리막 제조 방법{METHOD FOR FABRICATING ISOLATION LAYER IN FLASH MEMORY DEVICE}Method for manufacturing device isolation film of flash memory device {METHOD FOR FABRICATING ISOLATION LAYER IN FLASH MEMORY DEVICE}

도 1은 종래 기술에 따른 플래쉬 메모리 소자의 소자분리막 제조 방법을 도시한 단면도.1 is a cross-sectional view showing a device isolation film manufacturing method of a flash memory device according to the prior art.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 소자분리막 제조 방법을 도시한 단면도. 2A through 2E are cross-sectional views illustrating a method of manufacturing a device isolation film of a flash memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 터널산화막21 semiconductor substrate 22 tunnel oxide film

23 : 플로팅 게이트용 폴리실리콘막 24 : 버퍼산화막23: polysilicon film for floating gate 24: buffer oxide film

25 : 패드질화막 26 : 트렌치25 pad nitride film 26 trench

27 : 측벽 산화막 28 : 제1트렌치갭필절연막27 sidewall oxide film 28 first trench gap fill insulating film

29 : 제2트렌치갭필절연막 30 : 소자분리막29: second trench gap fill insulating film 30: device isolation film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 소자분리막 제조시 화학적·기계적 연마의 균일도 개선 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for improving the uniformity of chemical and mechanical polishing in the fabrication of device isolation films of semiconductor devices.

통상적으로 STI(Shallow Trench Isolation; 이하 'STI') 방법을 진행할 때 사용하는 화학적·기계적 연마(Chemical Mechanical Polishing; 이하 'CMP')는 소자의 절연 물질인 HDP(High Density Plasma)막을 연마(Polishing)하는데, 산화막(Oxide)과 질화막(Nitride)의 선택비가 높은 고선택비 슬러리(High Selective Slurry)를 사용하여 질화막을 연마 정지하는 타겟으로 CMP를 실시하여 왔다.Chemical Mechanical Polishing (CMP), which is generally used when performing the STI (Shallow Trench Isolation) method, is used to polish an HDP (High Density Plasma) film, which is an insulating material of the device. However, CMP has been performed as a target for polishing stop of the nitride film by using a high selectivity slurry having a high selectivity between oxide and nitride.

도 1은 종래 기술에 따른 플래쉬 메모리 소자의 소자분리막 제조 방법을 도시한 단면도이다.1 is a cross-sectional view illustrating a device isolation film manufacturing method of a flash memory device according to the prior art.

도 1에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(11) 상에 터널산화막(12), 폴리실리콘막(13), 버퍼산화막(14) 및 질화막(15)을 차례로 증착한다. 그리고 나서, 질화막(15) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 포토레지스트 패턴을 식각 베리어로 질화막(15), 버퍼산화막(14), 폴리실리콘막(13) 및 터널산화막(12)을 차례로 패터닝하여 트렌치 마스크 패턴을 형성한다.As shown in FIG. 1, a tunnel oxide film 12, a polysilicon film 13, a buffer oxide film 14, and a nitride film 15 are sequentially deposited on a semiconductor substrate 11 having a cell region and a peripheral circuit region defined therein. do. Then, a photoresist pattern (not shown) is formed on the nitride film 15, and the photoresist pattern is used as an etching barrier to form the nitride film 15, the buffer oxide film 14, the polysilicon film 13, and the tunnel oxide film 12. ) Are sequentially patterned to form a trench mask pattern.

이어서, 트렌치 마스크 패턴을 식각 마스크로 사용하여 반도체 기판(11)의 소정 영역을 선택적으로 식각하여 리세스(16)를 형성한다. 계속해서, 반도체 기 판(11)의 전면에 적어도 리세스(16)를 모두 매립하는 두께를 가지는 갭필 절연막을 증착한다. 예컨대, 갭필 절연막은 HDP(High Density Plasma)막을 사용한다. Next, the recess 16 is formed by selectively etching a predetermined region of the semiconductor substrate 11 using the trench mask pattern as an etching mask. Subsequently, a gap fill insulating film having a thickness filling all of the recesses 16 at least is deposited on the entire surface of the semiconductor substrate 11. For example, the gap fill insulating film uses an HDP (High Density Plasma) film.

다음으로, LSS(Low Selective Slurry) 슬러리를 사용하여 반도체 기판(11)으로부터 약 200∼800Å 두께가 남을 때까지 갭필 절연막을 1차 CMP한 후, HSS(High Selective Slurry) 슬러리를 사용하여 질화막(15)이 드러날 때까지 갭필 절연막을 2차 CMP하여 소자분리막(17)을 형성한다. Next, the gap fill insulating film is firstly CMPed by using a low selective slurry (LSS) slurry until the thickness of about 200 to 800 GPa remains from the semiconductor substrate 11, and then the nitride film 15 is formed using a high selective slurry (HSS) slurry. The gap-fill insulating film is secondary CMP until the () is revealed to form the device isolation film 17.

상술한 종래 기술에서, 소자 분리를 위한 CMP 공정에서 사용하는 HSS 슬러리는 산화막에 대한 질화막의 선택비가 높아서 산화막을 디싱(Dishing)시키는 특성이 있다.In the above-described prior art, the HSS slurry used in the CMP process for device isolation has a characteristic of dishing an oxide film due to a high selectivity of the nitride film with respect to the oxide film.

그러나, 이러한 디싱 특성으로 인해 주변회로영역은 셀영역에 비해 패턴 밀도가 낮기 때문에 CMP시 연마가 더 잘되는 특성이 있다. 따라서, CMP 후 셀의 중앙 영역과 주변회로영역 간의 단차가 커지게 된다. 여기서, 단차는 셀영역의 EFH1과 주변회로영역의 EFH2의 차이를 말하는 것이며, 두 영역 간의 격차(ΔEFH(Effective Fox Height), 참조; 150∼200Å)가 커지게 된다. However, due to this dishing characteristic, since the peripheral circuit region has a lower pattern density than the cell region, polishing characteristics are better at CMP. Therefore, the step between the center region and the peripheral circuit region of the cell after CMP becomes large. Here, the step refers to the difference between the EFH1 of the cell region and the EFH2 of the peripheral circuit region, and the gap between the two regions (ΔEFH (Effective Fox Height), see 150 to 200 mV) becomes large.

즉, 한 다이(die) 내에서의 셀영역과 주변회로영역 간의 단차로 인한, 소자분리막의 열악한 균일도는 후속 공정으로까지 이어지므로, 셀영역과 주변회로영역 간에 EFH 차이가 심하게 발생하고 이에 대한 개선이 필요한 실정이다. In other words, the poor uniformity of the device isolation film due to the step between the cell region and the peripheral circuit region in a die leads to the subsequent process, so that the EFH difference between the cell region and the peripheral circuit region is severe and improved. This is necessary.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자 분리막을 형성하기 위한 CMP 공정시 발생하는 셀영역과 주변회로영역 간의 표면 단차를 방지하여 소자분리막의 균일도를 개선하는데 적합한 플래쉬 메모리 소자의 소자분리막 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and is a flash memory suitable for improving the uniformity of the device isolation layer by preventing the surface step between the cell region and the peripheral circuit region generated during the CMP process for forming the device isolation layer An object of the present invention is to provide a device isolation film manufacturing method of a device.

상기 목적을 달성하기 위한 특징적인 본 발명의 플래쉬 메모리 소자의 소자분리막 제조 방법은 셀영역과 주변회로영역이 정의된 반도체 기판을 준비하는 단계, 상기 셀영역 제1트렌치를 형성하되 동시에 상기 주변회로영역에도 상기 셀영역의 트렌치보다 넓은 선폭을 가지는 제2트렌치를 형성하는 단계, 및 상기 제1트렌치에는 HSS 슬러리에 대해 연마 속도가 빠른 제1갭필절연막을 매립하고, 상기 제2트렌치는 제1갭필절연막과 상기 HSS 슬러리에 대해 연마 속도가 느린 제2갭필절연막을 매립하는 단계를 포함한다.In another aspect of the present invention, there is provided a method of fabricating an isolation layer of a flash memory device, the method including preparing a semiconductor substrate in which a cell region and a peripheral circuit region are defined, and forming a first trench of the cell region while simultaneously forming the cell trench. Forming a second trench having a line width wider than that of the cell region, and filling the first trench with a first gap fill insulating film having a high polishing rate with respect to the HSS slurry, wherein the second trench fills a first gap fill insulating film. And embedding a second gap fill insulating film having a slow polishing rate on the HSS slurry.

또한, 본 발명은 셀영역과 주변회로영역이 정의된 반도체 기판의 소정 영역에 소자분리용 트렌치 마스크를 형성하는 단계, 상기 트렌치 마스크를 사용하여 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 전면에 HSS 슬러리에 대해 연마 속도가 빠른 제1갭필절연막을 형성하되, 상기 셀영역의 트렌치는 모두 매립하고 상기 주변회로영역의 트렌치는 일부만 매립하는 단계, 상기 제1갭필절연막 상에 상기 HSS 슬러리에 대해 연마 속도가 느린 제2갭필절연막을 형성하여 상기 주변회로영역의 트렌치를 모두 매립하는 단계, 상기 제2갭필절연막의 표면을 평탄화하는 단계, 및 상기 트렌치 마스크가 드러나는 타겟으로 상기 제1갭필절연막을 연마하여 소자분리막을 형성하는 단계를 포함한다.The present invention also provides a method of fabricating a semiconductor device, including forming a trench isolation mask in a predetermined region of a semiconductor substrate in which a cell region and a peripheral circuit region are defined, selectively etching the semiconductor substrate using the trench mask to form a trench; Forming a first gap fill insulating film having a high polishing rate with respect to the HSS slurry on the entire surface of the trench, wherein all trenches of the cell region are filled and only part of the trenches of the peripheral circuit region are buried; Forming a second gap fill insulating film having a slow polishing rate with respect to the HSS slurry to fill all trenches of the peripheral circuit region, planarizing the surface of the second gap fill insulating film, and forming the second mask as a target where the trench mask is exposed. Polishing the gap fill insulating layer to form an isolation layer.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 소자분리막 제조 방법을 도시한 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a device isolation film of a flash memory device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 터널산화막(Tunnel oxide, 22)과 플로팅 게이트용 폴리실리콘막(23)을 차례로 형성한다. 일반적으로 터널산화막(22)은 열산화로 형성한다. As shown in FIG. 2A, a tunnel oxide 22 and a polysilicon 23 for a floating gate are sequentially formed on the semiconductor substrate 21. In general, the tunnel oxide film 22 is formed by thermal oxidation.

이어서, 플로팅 게이트용 폴리실리콘막(23) 상에 버퍼산화막(24)과 소자분리용 패드질화막(25)을 차례로 증착한다. 여기서, 버퍼산화막(24)은 소자분리용 패드질화막(25)의 스트레스를 완화시키기 위한 완충막의 기능을 한다. 그리고, 소자분리용 패드질화막(25)은 500∼600Å의 두께로 형성하는 것이 바람직하다. Subsequently, the buffer oxide film 24 and the device isolation pad nitride film 25 are sequentially deposited on the floating gate polysilicon film 23. Here, the buffer oxide film 24 functions as a buffer film to relieve stress of the device nitride pad nitride film 25. In addition, the device isolation pad nitride film 25 is preferably formed to a thickness of 500 to 600 kPa.

계속해서, 소자분리용 패드질화막(25)의 소정 영역 상에 트렌치 패터닝을 위한 SiN 하드마스크(도시하지 않음)를 형성한다. 이 때, SiN 하드마스크는 100∼200Å 두께를 가지며, 식각 베리어로 사용하여 소자분리용 패드질화막(25)을 패터닝한다.  Subsequently, a SiN hard mask (not shown) for trench patterning is formed on a predetermined region of the device isolation pad nitride film 25. At this time, the SiN hard mask has a thickness of 100 to 200 Å and is used as an etching barrier to pattern the pad nitride film 25 for device isolation.

트렌치(26) 식각 공정은, CF4/CHF3, N2 및 O2 가스를 혼합하여 이용하는데, CF4를 100∼200sccm, CHF3를 300∼400sccm의 유량으로 플로우 시키고, O2를 300∼400sccm, N2를 300∼400sccm의 유량을 플로우 시킨다. 그리고, 고주파 파워(High Frenquency Power)를 400∼600W로 인가하며, 챔버의 진공도는 400∼600mT로 조절하고, 식각 시간은 10∼50초 동안 진행한다. 상기와 같은 트렌치 식각 공정을 1500∼2500Å 깊이를 가지는 트렌치(26)를 형성한다.In the trench 26 etching process, CF 4 / CHF 3 , N 2 and O 2 gases are mixed and used, CF 4 is flowed at 100 to 200 sccm, CHF 3 is flowed at a flow rate of 300 to 400 sccm, and O 2 is 300 to 300. 400 sccm and N 2 are flowed at a flow rate of 300 to 400 sccm. Then, a high frequency power (High Frenquency Power) is applied to 400 to 600 kW, the vacuum degree of the chamber is adjusted to 400 to 600 mT, and the etching time is performed for 10 to 50 seconds. In the trench etching process as described above, the trench 26 having a depth of 1500 to 2500 Å is formed.

한편, 트렌치 형성 후, 식각 잔유물을 제거하기 위한 후세정 공정(Post cleaning)을 진행하는데, 후세정은 BN(H2SO4+NH4OH 혼합액)을 사용하여 진행한다. Meanwhile, after the trench is formed, a post cleaning process for removing the etching residues is performed, and the post-cleaning is performed using BN (H 2 SO 4 + NH 4 OH mixed solution).

다음으로, 후세정 후 트렌치(26) 내부의 측벽 손실을 보상하기 위해 측벽 산화 (Side Wall Oxidation)공정을 실시하여 트렌치(26) 내부 표면 및 터널산화막(22). 플로팅 게이트용 폴리실리콘막(23), 버퍼산화막(24) 및 트렌치 마스크 패턴(25)의 표면을 따라 측벽 산화막(27)을 형성한다. 측벽 산화막(27)은 10∼80Å 두께로 형성하는 것이 바람직하다. Next, after the post-cleaning, a side wall oxidation process is performed to compensate for sidewall loss in the trench 26, and thus, the inner surface of the trench 26 and the tunnel oxide layer 22. A sidewall oxide film 27 is formed along the surfaces of the floating gate polysilicon film 23, the buffer oxide film 24, and the trench mask pattern 25. The sidewall oxide film 27 is preferably formed to a thickness of 10 to 80 Å.

도 2b에 도시된 바와 같이, 트렌치(26)를 포함하는 반도체 기판(21)의 전면에 적어도 셀영역의 트렌치(26)를 모두 매립하는 두께를 가지는 제1트렌치갭필절연막(28)을 증착한다. 이 때, 제1트렌치갭필절연막(28)은 통상적인 산화막에 비해 리플로우(Refolw) 특성이 큰 SOD(Spin On Dielectric)막을 사용하는데, 리플로우 특성이 큰 SOD막을 제1트렌치갭필절연막(28)으로 사용하여 패턴 밀도가 큰 셀영역의 트렌치(26)는 모두 매립하면서, 패턴 밀도가 낮은 주변회로영역의 트렌치(26)는 일부 두께만 매립된다. As illustrated in FIG. 2B, a first trench gap fill insulating film 28 having a thickness filling at least the trench 26 in the cell region is deposited on the entire surface of the semiconductor substrate 21 including the trench 26. In this case, the first trench gap fill insulating film 28 uses a spin on dielectric (SOD) film having a larger reflow characteristic than a conventional oxide film. The first trench gap fill insulating film 28 may be a SOD film having a large reflow characteristic. The trench 26 in the cell region having a high pattern density is filled in all, while the trench 26 in the peripheral circuit region having a low pattern density is only partially filled in.

도 2c에 도시된 바와 같이, 제1트렌치갭필절연막(28) 상에 제2트렌치갭필절연막(29)을 증착하여 주변회로영역의 트렌치(26)를 모두 매립한다. 이 때, 제2트렌치갭필절연막(29)은 점성(Dense)이 좋은 물질막을 사용하는데, 예컨대 HDP(High Density Plasma)막 또는 HARP(High Aspect Ratio Process)막을 사용하며, 본 발명의 실시예에서는 바람직하게 HDP막을 사용하며, 400∼6000Å의 두께로 증착한다.As illustrated in FIG. 2C, the second trench gap fill insulation layer 29 is deposited on the first trench gap fill insulation layer 28 to fill all the trenches 26 in the peripheral circuit region. In this case, the second trench gap fill insulating layer 29 uses a material film having a good viscosity, for example, a high density plasma (HDP) film or a high aspect ratio process (HARP) film, which is preferable in the embodiment of the present invention. HDP film is used, and the film is deposited to a thickness of 400 to 6000 mW.

도 2d에 도시된 바와 같이, 1차 CMP를 실시하여 제2트렌치갭필절연막(29)을 연마하여 표면을 평탄화시킨다. 즉, 제1트렌치갭필절연막(28)이 트렌치 마스크 패턴(25)으로부터 약 200∼300Å 두께가 남을 때까지 연마를 진행한다. As shown in FIG. 2D, the second trench gap fill insulating film 29 is polished by performing primary CMP to planarize the surface. That is, the first trench gap fill insulating film 28 is polished until the thickness of about 200 to 300 Å remains from the trench mask pattern 25.

제2트렌치갭필절연막(29)의 연마는, 저선택비슬러리(Low Selective Slurry, 이하 'LSS')를 사용하는데 LSS 슬러리의 pH는 10∼20의 퓸드 실리카(Fumed Silica)를 사용하고, 슬러리의 사용량은 1분당 150∼250ml이다. 이하, 제2트렌치갭필절연막(29)을 제2소자분리용갭필절연막(29a)이라고 약칭한다. The second trench gap fill insulating layer 29 is polished using a low selective slurry (LSS). The pH of the LSS slurry is 10-20, and a fumed silica is used. The amount of use is 150-250 ml per minute. Hereinafter, the second trench gap fill insulating film 29 is abbreviated as a second device isolation gap fill insulating film 29a.

1차 CMP 후, 셀영역의 트렌치(26)에는 제1트렌치갭필절연막(28)만이 매립되어 있고, 주변회로영역의 트렌치(26)에는 제1트랜치갭필절연막(28)과 제2소자분리용갭필절연막(29a)이 적층된 구조를 갖는다. 즉, 주변회로영역의 제2소자분리용갭필절연막(29a)은 후속의 HSS CMP 공정 진행시 제거율이 느린 성질을 이용하여 종래의 패턴 밀도가 낮아 셀영역에 비해 주변회로영역이 과도하게 연마되는 특성을 보상하기 위함이다.After the first CMP, only the first trench gap fill insulating film 28 is buried in the trench 26 in the cell region, and the first trench gap fill insulating film 28 and the gap fill for second device isolation are formed in the trench 26 in the peripheral circuit region. The insulating film 29a is laminated. That is, the second device isolation gap fill insulating layer 29a of the peripheral circuit region has a characteristic of excessively polishing the peripheral circuit region compared to the cell region by using a low removal rate in the subsequent HSS CMP process, due to the low pattern density. To compensate.

도 2e에 도시된 바와 같이, 2차 CMP를 실시하여 패드질화막(25)이 드러나는 타겟으로 제2소자분리용갭필절연막(29a)과 제1트렌치갭필절연막(28)을 평탄화하여 소자분리막(30)을 형성한다. 2차 CMP는 고선택비슬러리(High Selective Slurry; 이하 'HSS')를 사용하는데, HSS는 서로 다른 산화막(제1트렌치갭필절연막, 제2소자분리용갭필절연막)이 각기 다른 제거율을 가지는 특성을 이용하여 소자분리를 위한 CMP 공정에서 유발되는 셀영역과 주변회로영역 간의 단차를 개선하기 위해 사용한다. 표 1을 참조하여, HSS를 사용할 때 HDP막과 SOD막의 연마율을 알아보면, HSS를 사용할 때 HDP막 보다 SOD막이 제거율이 큰 것을 알 수 있다. As shown in FIG. 2E, the second isolation layer gap fill insulating layer 29a and the first trench gap fill insulation layer 28 are planarized to a target in which the pad nitride layer 25 is exposed by performing the second CMP, thereby forming the isolation layer 30. To form. Secondary CMP uses High Selective Slurry (HSS), and HSS has a characteristic that different oxide films (first trench gap fill insulation film and second device isolation gap fill insulation film) have different removal rates. It is used to improve the step difference between the cell region and peripheral circuit region induced in the CMP process for device isolation. Referring to Table 1, when the polishing rate of the HDP film and the SOD film when the HSS is used, it can be seen that the removal rate of the SOD film is larger than the HDP film when using the HSS.

HDPHDP SODSOD PrePre 61286128 42324232 PostPost 40224022 680680 Removal Removal 21062106 35523552 Removal/Rate (R/R)Removal / Rate (R / R) 35.1035.10 118.39118.39

따라서, HSS를 사용하여 패드질화막(25)이 드러나는 타겟으로 제2소자분리용갭필절연막(29a)과 제1트렌치갭필절연막(28)을 평탄화한다.Therefore, the second device isolation gap fill insulating film 29a and the first trench gap fill insulating film 28 are planarized by using the HSS to expose the pad nitride film 25.

2차 CMP는, HSS를 사용하는데 HSS 슬러리는 pH는 6∼8의 세리아계 슬러리(CeO2)를 사용하고, 세리아계 슬러리는 산화막과 질화막의 선택비가 약 30:1 이상이다. 이하, 제1트렌치갭필절연막(28)을 제1소자분리용갭필절연막(28a)이라고 약칭한다. The secondary CMP uses HSS, and the HSS slurry uses a ceria-based slurry (CeO 2 ) having a pH of 6 to 8, and the ceria-based slurry has a selectivity ratio between the oxide film and the nitride film of about 30: 1 or more. Hereinafter, the first trench gap fill insulating film 28 will be abbreviated as a first device isolation gap fill insulating film 28a.

2차 CMP 후, 셀영역의 제1트렌치갭필절연막(28) 즉, SOD막의 제거율이 주변회로영역의 제2소자분리용갭필절연막(29a) 즉, HDP막의 제거율보다 연마 속도가 빠르므로, HSS을 사용할 때 SOD막과 HDP막의 서로 다른 제거율을 이용하여 종래의 도전 패턴의 밀도 차이에 의해 주변회로영역의 갭필절연막이 더 식각되어 셀영역과의 단차가 유발되는 문제를 방지할 수 있다. After the second CMP, the removal rate of the first trench gap fill insulating film 28 in the cell region, that is, the SOD film, is faster than the removal rate of the second device isolation gap fill insulating film 29a, i.e., the HDP film, in the peripheral circuit region. In this case, by using different removal rates of the SOD film and the HDP film, the gap fill insulating film of the peripheral circuit region may be further etched by the density difference of the conventional conductive pattern, thereby preventing the problem of causing a step with the cell region.

즉, 2차 CMP를 통해, 셀영역에서는 HSS에 연마가 잘되는 물질인 제1트렌치갭필절연막(28)이 연마되고, 주변회로영역에서는 패턴의 밀도가 작아 연마 속도가 더 빠르다는 특성을 이용하여 셀영역과 주변회로영역의 소자분리막(30)의 높이를 동일하게 구현할 수 있다.That is, through the second CMP, the first trench gap fill insulating film 28, which is a material well polished to the HSS in the cell region, is polished, and in the peripheral circuit region, the polishing rate is faster due to the smaller density of the pattern. The height of the device isolation layer 30 in the region and the peripheral circuit region may be the same.

후속 공정으로 도면에 도시하지는 않았지만, 인산 용액을 사용하여 패드질화막을 제거한다.Although not shown in the drawing in a subsequent process, the pad nitride film is removed using a phosphoric acid solution.

상술한 바와 같이, 소자분리를 위한 CMP 공정 후 셀영역과 주변회로영역간의 소자분리막의 표면 단차가 발생하는 것을 방지하기 위하여 산화막 계열이나 물성이 다른 SOD막/HDP막에 대해 서로 다른 제거율(R/R)을 가지는 HSS 슬러리의 특성을 이용하여 소자분리를 위한 CMP 공정에서 기인하는 셀영역과 주변회로영역 간의 소자분리 단차를 방지하여 CMP 공정 균일도를 개선할 수 있다.As described above, in order to prevent the surface level difference of the device isolation layer between the cell region and the peripheral circuit region after the CMP process for device isolation, different removal rates (R / By using the characteristics of the HSS slurry having R) it is possible to improve the CMP process uniformity by preventing the device separation step between the cell region and the peripheral circuit region resulting from the CMP process for device separation.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 한 다이(die) 내에서의 중앙 영역과 엣지 영역에서 소자분리막의 연마 단차를 줄이므로 STI CMP 균일도를 개선하는 효과가 있다. The present invention described above has the effect of improving the STI CMP uniformity by reducing the polishing step of the device isolation film in the center region and the edge region in one die.

Claims (16)

  1. 셀영역과 주변회로영역이 정의된 반도체 기판을 준비하는 단계;Preparing a semiconductor substrate in which cell regions and peripheral circuit regions are defined;
    상기 셀영역 제1트렌치를 형성하되 동시에 상기 주변회로영역에도 상기 셀영역의 트렌치보다 넓은 선폭을 가지는 제2트렌치를 형성하는 단계; 및Forming a first trench in the cell region and simultaneously forming a second trench in the peripheral circuit region having a line width wider than that of the cell region; And
    상기 제1트렌치에는 HSS 슬러리에 대해 연마 속도가 빠른 제1갭필절연막을 매립하고, 상기 제2트렌치는 제1갭필절연막과 상기 HSS 슬러리에 대해 연마 속도가 느린 제2갭필절연막을 매립하는 단계Embedding a first gap fill insulating film having a high polishing rate with respect to the HSS slurry in the first trench, and filling a first gap fill insulating film with a low polishing rate with respect to the HSS slurry with the second trench;
    를 포함하는 플래쉬 메모리 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a flash memory device comprising a.
  2. 제1항에 있어서,The method of claim 1,
    상기 제1트렌치에는 HSS 슬러리에 대해 연마 속도가 빠른 제1갭필절연막을 매립하고, 상기 제2트렌치는 제1갭필절연막과 상기 HSS 슬러리에 대해 연마 속도가 느린 제2갭필절연막을 매립하는 단계는,The first trench fills the first gap fill insulating film having a high polishing rate with respect to the HSS slurry, and the second trench fills the first gap fill insulating film with the second gap fill insulating film having a low polishing rate with respect to the HSS slurry.
    상기 제1트렌치와 상기 제2트렌치를 포함하는 전면에 상기 제1갭필절연막을 형성하되, 상기 제1트렌치는 모두 매립하고 상기 제2트렌치에는 일부만 매립하는 단계;Forming a first gap fill insulating layer on an entire surface including the first trench and the second trench, wherein the first trench is filled with all of the first trench and only part of the second trench is filled with the first trench;
    상기 제1갭필절연막 상에 제2갭필절연막을 형성하되, 상기 제2트렌치를 모두 매립하는 두께로 형성하는 단계;Forming a second gap fill insulating layer on the first gap fill insulating layer, wherein the second gap fill insulating layer is formed to have a thickness filling all of the second trenches;
    LSS를 사용하여 상기 제1갭필절연막이 드러나는 타겟으로 상기 제2갭필절연막을 연마하는 단계; 및Polishing the second gap fill insulating film with a target on which the first gap fill insulating film is exposed using an LSS; And
    상기 HSS를 사용하여 상기 셀영역의 제1갭필절연막을 연마하면서 상기 주변회로영역의 제2갭필절연막을 연마하는 단계Polishing the second gap fill insulating film of the peripheral circuit area while polishing the first gap fill insulating film of the cell area using the HSS.
    를 더 포함하는 플래쉬 메모리 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a flash memory device further comprising.
  3. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2,
    상기 제1갭필절연막은 SOD막을 사용하는 플래쉬 메모리 소자의 소자분리막 제조 방법.The first gap fill insulating film is a device isolation film manufacturing method of a flash memory device using a SOD film.
  4. 제1항 또는 제2항에 있어서, The method according to claim 1 or 2,
    상기 제2갭필절연막은 HDP막 또는 HARP막으로 형성하는 플래쉬 메모리 소자의 소자분리막 제조 방법.The second gap fill insulating layer may be formed of an HDP film or a HARP film.
  5. 제2항에 있어서,The method of claim 2,
    상기 LSS는,The LSS is,
    ph가 10∼20인 퓸드 실리카(Fuemd Silica)를 사용하며, 1분당 150∼250mL를 사용하는 플래쉬 메모리 소자의 소자분리막 제조 방법.A method of manufacturing a device isolation film for a flash memory device using fumed silica having a ph of 10 to 20 and using 150 to 250 mL per minute.
  6. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2,
    상기 HSS 슬러리는, The HSS slurry,
    산화막과 질화막의 선택비가 30:1이며, pH가 6∼8인 세리아 계열(CeO2)의 슬러리를 사용하는 플래쉬 메모리 소자의 소자분리막 제조 방법.A method of manufacturing an element isolation film of a flash memory device using a slurry of ceria-based (CeO 2 ) having a selectivity ratio of an oxide film and a nitride film of 30: 1 and a pH of 6 to 8.
  7. 제1항에 있어서,The method of claim 1,
    상기 제1트렌치와 상기 제2트렌치를 형성한 후,After forming the first trench and the second trench,
    황산 용액(H2SO4)과 암모니아 용액(NH4OH)이 혼합된 세정 용액을 사용하여 세정하는 단계Cleaning step using a cleaning solution mixed with sulfuric acid solution (H 2 SO 4 ) and ammonia solution (NH 4 OH)
    를 더 포함하는 플래쉬 메모리 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a flash memory device further comprising.
  8. 셀영역과 주변회로영역이 정의된 반도체 기판의 소정 영역에 소자분리용 트렌치 마스크를 형성하는 단계;Forming a trench isolation mask in a predetermined region of the semiconductor substrate in which the cell region and the peripheral circuit region are defined;
    상기 트렌치 마스크를 사용하여 상기 반도체 기판을 선택적으로 식각하여 트 렌치를 형성하는 단계;Selectively etching the semiconductor substrate using the trench mask to form a trench;
    상기 트렌치의 전면에 HSS 슬러리에 대해 연마 속도가 빠른 제1갭필절연막을 형성하되, 상기 셀영역의 트렌치는 모두 매립하고 상기 주변회로영역의 트렌치는 일부만 매립하는 단계;Forming a first gap fill insulating layer having a high polishing rate with respect to the HSS slurry on the entire surface of the trench, wherein all trenches of the cell region are filled and only a portion of the trenches of the peripheral circuit region are buried;
    상기 제1갭필절연막 상에 상기 HSS 슬러리에 대해 연마 속도가 느린 제2갭필절연막을 형성하여 상기 주변회로영역의 트렌치를 모두 매립하는 단계;Forming a second gap fill insulating film having a slow polishing rate with respect to the HSS slurry on the first gap fill insulating film to fill all trenches in the peripheral circuit region;
    상기 제2갭필절연막의 표면을 평탄화하는 단계; 및Planarizing a surface of the second gap fill insulating layer; And
    상기 트렌치 마스크가 드러나는 타겟으로 상기 제1갭필절연막을 연마하여 소자분리막을 형성하는 단계Forming an isolation layer by polishing the first gap fill insulating layer with a target where the trench mask is exposed;
    를 포함하는 플래쉬 메모리 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a flash memory device comprising a.
  9. 제8항에 있어서,The method of claim 8,
    상기 트렌치를 형성하는 단계는,Forming the trench,
    상기 반도체 기판 상에 터널산화막, 폴리실리콘막, 버퍼산화막 및 하드마스크가 차례로 적층된 트렌치 마스크 패턴을 형성하는 단계; Forming a trench mask pattern in which a tunnel oxide film, a polysilicon film, a buffer oxide film, and a hard mask are sequentially stacked on the semiconductor substrate;
    상기 트렌치 마스크 패턴을 사용하여 상기 반도체 기판을 선택적으로 식각하는 단계; 및Selectively etching the semiconductor substrate using the trench mask pattern; And
    상기 트렌치와 상기 트렌치 마스크 패턴의 표면을 따라 측벽 산화막을 형성하는 단계Forming a sidewall oxide film along a surface of the trench and the trench mask pattern
    를 더 포함하는 플래쉬 메모리 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a flash memory device further comprising.
  10. 제8항에 있어서,The method of claim 8,
    상기 제1갭필절연막은, SOD막을 사용하는 플래쉬 메모리 소자의 소자분리막 제조 방법.The first gap fill insulating film is a device isolation film manufacturing method of a flash memory device using a SOD film.
  11. 제8항에 있어서,The method of claim 8,
    상기 제2갭필절연막은, HDP막 또는 HARP막을 사용하는 플래쉬 메모리 소자의 소자분리막 제조 방법.The second gap fill insulating film is a device isolation film manufacturing method of a flash memory device using an HDP film or HARP film.
  12. 제8항에 있어서,The method of claim 8,
    상기 제2갭필절연막의 표면을 평탄화하는 단계는,The planarization of the surface of the second gap fill insulating film may include:
    LSS를 사용하여 연마하는 플래쉬 메모리 소자의 소자분리막 제조 방법.A device isolation film manufacturing method of a flash memory device polished using LSS.
  13. 제12항에 있어서,The method of claim 12,
    상기 LSS는,The LSS is,
    pH가 10∼20인 퓸드 실리카(Fuemd Silica)를 사용하며, 1분당 150∼250mL를 사용하는 플래쉬 메모리 소자의 소자분리막 제조 방법.A method of manufacturing a device isolation film of a flash memory device using fumed silica having a pH of 10 to 20 and using 150 to 250 mL per minute.
  14. 제8항에 있어서,The method of claim 8,
    상기 트렌치 마스크가 드러나는 타겟으로 상기 제1갭필절연막을 연마하여 소자분리막을 형성하는 단계는,The method of forming a device isolation layer by polishing the first gap fill insulating layer with a target on which the trench mask is exposed may include:
    HSS를 사용하여 연마하는 플래쉬 메모리 소자의 소자분리막 제조 방법.A device isolation film manufacturing method of a flash memory device polished using HSS.
  15. 제14항에 있어서,The method of claim 14,
    상기 HSS는,The HSS is,
    산화막과 질화막의 선택비가 30:1이며, pH가 6∼8인 세리아 계열(CeO2)의 슬러리를 사용하는 플래쉬 메모리 소자의 소자분리막 제조 방법.A method of manufacturing an element isolation film of a flash memory device using a slurry of ceria-based (CeO 2 ) having a selectivity ratio of an oxide film and a nitride film of 30: 1 and a pH of 6 to 8.
  16. 제8항에 있어서,The method of claim 8,
    상기 트렌치를 형성한 후,After forming the trench,
    황산 용액(H2SO4)과 암모니아 용액(NH4OH)이 혼합된 세정 용액을 사용하여 세 정하는 단계Cleaning using a cleaning solution with a mixture of sulfuric acid solution (H 2 SO 4 ) and ammonia solution (NH 4 OH)
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