KR100979233B1 - Method for forming element isolation layer of semiconductor device - Google Patents

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 상기 실리콘 기판 내에 트렌치를 형성하는 단계; 상기 패드질화막의 측벽을 제거하는 단계; 상기 트렌치 표면에 희생산화막을 형성하는 단계; 상기 패드질화막 및 희생산화막 표면에 질화막을 형성하는 단계; 상기 질화막 표면에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층에 산화 공정을 진행하여 산화막으로 형성하는 단계; 상기 패드질화막이 노출되도록 산화막의 표면을 평탄화하는 단계; 및 상기 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함한다. 본 발명에 따르면, 트렌치 식각 후에 다운 플로우 방식을 사용하여 질화막을 식각하고, 실리콘 기판 영역과 트렌치 영역을 보호하기 위해 질화막을 증착하고 그 위에 폴리실리콘층을 증착하여 산화 공정을 진행함으로써, 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.The present invention discloses a device isolation film formation method using a shallow trench isolation (STI) process. The present invention discloses a method of forming a pad oxide film and a pad nitride film on a silicon substrate; Etching the pad nitride film and the pad oxide film to expose a portion of the substrate corresponding to the device isolation region; Etching the exposed substrate portion to form a trench in the silicon substrate; Removing sidewalls of the pad nitride film; Forming a sacrificial oxide film on the trench surface; Forming a nitride film on surfaces of the pad nitride film and the sacrificial oxide film; Forming a polysilicon layer on the nitride film surface; Performing an oxidation process on the polysilicon layer to form an oxide film; Planarizing a surface of an oxide film to expose the pad nitride film; And removing the pad nitride layer to form an isolation layer. According to the present invention, after the trench is etched, the nitride film is etched using a downflow method, a nitride film is deposited to protect the silicon substrate region and the trench region, and a polysilicon layer is deposited thereon to proceed with an oxidation process to form an isolation layer. It is possible to effectively prevent the generation of the mott at the boundary between the device isolation layer and the active region before the subsequent gate process.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1e는 종래의 STI 공정을 이용한 반도체 소자분리막 형성방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views illustrating processes for forming a semiconductor device isolation film using a conventional STI process.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2I are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film

23 : 패드질화막 24 : 감광막 패턴23: pad nitride film 24: photosensitive film pattern

27 : 희생산화막 29 : 질화막27: sacrificial oxide film 29: nitride film

31 : 폴리실리콘층 31: polysilicon layer

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성에서의 모트(Moat)를 개선할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다. The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device capable of improving the moat in forming a device isolation film using a shallow trench isolation (STI) process. It is about.                         

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다. With the progress of semiconductor technology, the speed and integration of semiconductor devices have been rapidly progressing. As a result, the demand for miniaturization of patterns and high precision of pattern dimensions is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.

여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다. Here, a conventional device isolation film has been formed by a LOCOS process, and as is well known, a bird's-beak having a beak shape is generated at an edge portion of the device isolation film by the locus process. Therefore, there is a disadvantage in that leakage current is generated while increasing the area of the device isolation layer.

따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Accordingly, a method of forming a device isolation layer using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics instead of the method of forming a device isolation layer by the locus process has been proposed. The device isolation film is formed by applying an STI process.

이러한 STI 공정을 적용한 종래의 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다. Referring to FIGS. 1A to 1D, a conventional method of forming a device isolation film to which the STI process is applied is as follows.

도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.1A through 1E are cross-sectional views illustrating processes of forming a device isolation layer using a conventional STI process.

종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 다 음, 소자분리 영역에 해당하는 기판부분이 노출되도록 상기 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(4)를 형성한다. 이어서, 도 1b에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치를 완전 매립하도록 기판의 전 영역 상에 HDP(High Density Plasma) 산화막(5)을 증착한다. 이때, 트렌치(4) 영역 부분에 매립된 HDP 산화막(5)은 필드 산화막과 같이 소자간의 절연막 역할을 하게 된다.In the method of forming a device isolation film of a semiconductor device according to the related art, as illustrated in FIG. 1A, a pad oxide film 2 and a pad nitride film 3 are sequentially formed on a silicon substrate 1, and then, in the device isolation region. After etching the portion of the pad nitride layer 3 so that the corresponding substrate portion is exposed, the pad oxide layer portion 2 and the portion of the semiconductor substrate 1 below are sequentially overetched to sequentially expose the trench 4 in the semiconductor substrate 1. ). Subsequently, as shown in FIG. 1B, after forming the trench etch, an HDP (High Density Plasma) oxide film 5 is deposited on the entire area of the substrate to completely fill the trench. At this time, the HDP oxide film 5 embedded in the trench 4 region portion serves as an insulating film between the elements like the field oxide film.

그 다음, 도 1c에 도시된 바와 같이, HDP 산화막(5)이 얇은 트렌치 영역 부분에 감광막 패턴(7)을 형성하고 HDP 산화막(5)이 두꺼운 실리콘 기판 영역은 노출시킨다.이어서, 도 1d에 도시된 바와 같이, 패드질화막(3)이 노출되도록 HDP 산화막(5)을 CMP(Chemical Mechanical Polishing) 한다. Then, as shown in FIG. 1C, the HDP oxide film 5 forms a photoresist pattern 7 on the thin trench region portion and exposes the silicon substrate region where the HDP oxide film 5 is thick. As described above, the HDP oxide film 5 is subjected to CMP (Chemical Mechanical Polishing) so that the pad nitride film 3 is exposed.

그 다음, 도 1e에 도시된 바와 같이, 트렌치 식각시 식각 장벽으로 이용된 패드질화막(3)을 제거하여 트랜치형의 소자분리막(5a)을 형성한다.
Next, as shown in FIG. 1E, the pad nitride layer 3 used as an etch barrier in the trench etching is removed to form a trench type device isolation layer 5a.

그러나, 도 1b에서와 같이, 트렌치 영역 부분에 매립된 HDP 산화막보다 실리콘 기판 영역의 HDP 산화막이 더 두껍기 때문에 바로 CMP를 진행하게 되면, 필드 산화막 위로 디싱(Dishing)이 심하게 발생하여 평탄화가 되지 않는다. However, as shown in FIG. 1B, since the HDP oxide film in the silicon substrate region is thicker than the HDP oxide film embedded in the trench region portion, when the CMP is directly progressed, dishing occurs severely over the field oxide film, thereby preventing planarization.

또한, 도 1c에서와 같이, HDP 산화막이 얇은 트렌치 영역 부분에 감광막 패턴을 형성하고 HDP 산화막이 두꺼운 실리콘 기판 영역은 노출시킨 후에 감광막 물 질을 도포하고, 포토리소그라피 공정 기술에 의한 노광 및 현상 공정을 거쳐 식각을 진행하는 경우에 HDP 산화막의 가장자리 부분(A)에 플라즈마 이온이 집중되고 이로 인해 식각이 빠르게 진행되어 마이크로 트렌치(Micro Ternch)가 발생하게 된다.In addition, as shown in FIG. 1C, the photoresist pattern is formed on the portion of the trench region where the HDP oxide film is thin, and the photoresist material is applied after exposing the silicon substrate region where the HDP oxide film is thick, and the exposure and development process by the photolithography process technology is performed. In the case of performing the etching process, plasma ions are concentrated at the edge portion A of the HDP oxide layer, and thus, the etching process proceeds rapidly to generate a micro trench.

그리고, 도 1d에서와 같이, HDP 산화막을 CMP하여 평탄화 시킬 때에 마이크로 트렌치에 의한 영향으로 인해 질화막 가장자리 부분(B)에서 침식(Attack)이 발생한다.As shown in FIG. 1D, when the HDP oxide film is planarized by CMP, attack occurs at the nitride film edge portion B due to the influence of the micro trench.

더욱이, 도 1e에서와 같이, 질화막 제거시 HDP 산화막의 가장자리 부분(A)에 마이크로 트렌치(Micro Ternch) 발생으로 인해 트렌치에 인접한 실리콘 기판 영역의 가장자리 부분(C)에 침식이 발생한다.따라서, 전류와 전압 곡선의 험프(Hump)현상, 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 된다.Further, as shown in FIG. 1E, erosion occurs in the edge portion C of the silicon substrate region adjacent to the trench due to the generation of micro trenches in the edge portion A of the HDP oxide film upon removal of the nitride film. Hump phenomenon of the voltage curve and Inverse Narrow Width Effect (INWE), which occurs due to the decrease of the threshold voltage as the width of the transistor decreases, leads to abnormal semiconductor devices. It will work.

따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 액티브 영역 경계에서의 발생하는 모트를 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of suppressing the mott generated at the boundary of an active region.

상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식 각하여 상기 실리콘 기판 내에 트렌치를 형성하는 단계; 상기 패드질화막의 측벽을 제거하는 단계; 상기 트렌치 표면에 희생산화막을 형성하는 단계; 상기 패드질화막 및 희생산화막 표면에 질화막을 형성하는 단계; 상기 질화막 표면에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층에 산화 공정을 진행하여 산화막으로 형성하는 단계; 상기 패드질화막이 노출되도록 산화막의 표면을 평탄화하는 단계; 및 상기 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object, the step of sequentially forming a pad oxide film and a pad nitride film on a silicon substrate; Etching the pad nitride film and the pad oxide film to expose a portion of the substrate corresponding to the device isolation region; Etching the exposed substrate portion to form a trench in the silicon substrate; Removing sidewalls of the pad nitride film; Forming a sacrificial oxide film on the trench surface; Forming a nitride film on surfaces of the pad nitride film and the sacrificial oxide film; Forming a polysilicon layer on the nitride film surface; Performing an oxidation process on the polysilicon layer to form an oxide film; Planarizing a surface of an oxide film to expose the pad nitride film; And removing the pad nitride layer to form an isolation layer.

(실시예) (Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다. 2A to 2I are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.

본 발명의 바람직한 실시예는, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 소자분리 영역을 한정하는 감광막 패턴(24)을 차례로 형성한다. According to a preferred embodiment of the present invention, as shown in FIG. 2A, a pad oxide film 22, a pad nitride film 23, and a photoresist pattern 24 defining an isolation region are sequentially formed on the silicon substrate 21. .

그 다음, 도 2b에 도시된 바와 같이, 노출된 패드질화막(23) 부분 및 그 아래의 패드산화막(22) 부분을 순차적으로 식각한 후 계속해서 노출된 기판 부분을 식각하여 트렌치(25)를 형성한다. 이때, 패드질화막(23) 식각시에는 건식 방식에 따라 CHF3, CF4, O2 및 Ar의 조합으로 활성화된 플라즈마를 사용하여 로코스(LOCOS) 공정을 수행하며, 이때에 CHF3 및 CF4 대신 "CxFy"를 사용할 수 있다. 여기에서, x, y는 자연수를 말한다.Next, as shown in FIG. 2B, the exposed portion of the pad nitride layer 23 and the portion of the pad oxide layer 22 below are sequentially etched, and then the exposed portion of the substrate is etched to form the trench 25. do. At this time, when the pad nitride layer 23 is etched, a LOCOS process is performed by using a plasma activated by a combination of CHF 3 , CF 4 , O 2, and Ar according to a dry method, and at this time, CHF 3 and CF 4 You can use "CxFy" instead. Here, x and y refer to natural numbers.

또한, 트렌치(25) 식각시 건식 방식에 따라 Cl2, HBr, He, O2 및 Ar의 조합으로 활성화된 플라즈마를 사용하여 식각 공정을 진행한다. 이때, He를 생략하고 Cl2, HBr, O2 및 Ar의 조합으로 활성화된 플라즈마를 사용하여 식각 공정을 수행할 수도 있고, HBr 및 He를 생략하고 Cl2, O2 및 Ar의 조합으로 활성화된 플라즈마를 사용하여 식각 공정을 수행할 수도 있다. 그리고, 플라즈마에 N2를 추가할 수도 있다. 이어서, 도 2c에 도시된 바와 같이, 트렌치 식각 후에 다운 플로우(Down Flow) 방식에 따라 CF4 및 O2 가스를 사용하여 패드질화막(23)의 상면 및 측면을 표면으로부터 얇게 식각하여 패드질화막(23)의 폭을 축소시킨다. 이때, 패드질화막(23) 및 패드산화막(21)의 식각 선택비가 약 12:1 이상의 비율이므로, 패드질화막(23)의 식각 속도가 빠르게 진행되고 상대적으로 패드산화막(22)은 적게 식각된다. 또한, 패드산화막(22)이 식각됨에 따라 실리콘 기판 영역(A)이 드러나게 된다.In addition, during the etching of the trench 25, the etching process is performed using a plasma activated by a combination of Cl 2 , HBr, He, O 2, and Ar according to a dry method. In this case, the etching process may be performed by using a plasma activated by a combination of Cl 2 , HBr, O 2, and Ar without omitting He, or by activating a combination of Cl 2 , O 2, and Ar by omitting HBr and He. The plasma may be used to perform an etching process. In addition, N 2 may be added to the plasma. Subsequently, as illustrated in FIG. 2C, the top and side surfaces of the pad nitride layer 23 are etched thinly from the surface using CF 4 and O 2 gases according to a down flow method after the trench etching, and thus the pad nitride layer 23 is formed. ) To reduce the width. At this time, since the etching selectivity of the pad nitride film 23 and the pad oxide film 21 is about 12: 1 or more, the etching speed of the pad nitride film 23 proceeds rapidly and the pad oxide film 22 is relatively etched. In addition, as the pad oxide layer 22 is etched, the silicon substrate region A is exposed.

그 다음, 도 2d에 도시된 바와 같이, 패드질화막(23)을 식각한 후에 실리콘 기판 영역(A) 및 트렌치(25) 표면에 라이너 산화막(27)을 형성한다. 그 이유는 라이너 산화막(27)을 형성하여 샤프한 프로파일을 가지는 트렌치(25)에 인접한 실리콘 기판의 가장자리 부분(B)을 라운드지게 하고, 질화막을 증착하는 후속공정에서 웨이퍼의 스트레스(Stress)를 방지하기 위해서이다.Next, as shown in FIG. 2D, after the pad nitride film 23 is etched, the liner oxide film 27 is formed on the silicon substrate region A and the trench 25. The reason is to form a liner oxide 27 to round the edge B of the silicon substrate adjacent to the trench 25 having a sharp profile, and to prevent the stress of the wafer in a subsequent process of depositing a nitride film. For that.

이어서, 도 2e에 도시된 바와 같이, 패드질화막(23) 및 라이너 산화막(27) 표면에 질화막(29)을 증착하고 계속해서 질화막(29) 위에 폴리실리콘층(31)을 증착한다. 이때, 질화막(29) 위에 폴리실리콘층(31)을 증착하는 이유는 후속공정에서 산화 속도를 빠르게 하기 위해서이다. 또한, 폴리실리콘층(31)을 증착할 때에 이온을 주입할 수 있다. 이온을 주입하는 이유는 일반적인 실리콘 성분이 있는 필름(Film)보다 이온을 주입한 필름의 실리콘 결합 구조가 상대적으로 약하여 산화 성장속도가 약 3배정도 빠르기 때문이다. 상기 주입되는 이온으로는 게르마늄 또는 실리콘 이온이 사용될 수 있다.Subsequently, as illustrated in FIG. 2E, the nitride film 29 is deposited on the pad nitride film 23 and the liner oxide film 27, and then the polysilicon layer 31 is deposited on the nitride film 29. At this time, the reason for depositing the polysilicon layer 31 on the nitride film 29 is to increase the oxidation rate in a subsequent process. In addition, ions may be implanted when the polysilicon layer 31 is deposited. The reason for implanting ions is that the silicon-bonded structure of the film implanted with ions is relatively weaker than that of a film having a general silicon component, so that the oxidation growth rate is about 3 times faster. Germanium or silicon ions may be used as the implanted ions.

그 다음, 도 2f에 도시된 바와 같이, 폴리실리콘층(31)에 산화 공정을 진행하면, 폴리실리콘층이 산화막(35)으로 변하게 된다. 이때, 초기 폴리실리콘층(A)을 기준으로 하여 초기 폴리실리콘층(A) 상부 부분에 60%, 하부 부분에 40%의 비율로 산화막(35)이 형성되어 진다.이어서, 도 2g에 도시된 바와 같이, 산화 공정이 완전히 진행되고 나면 초기 폴리실리콘층(A)을 기준으로 하여 상부 부분에 60%의 비율로 폴리실리콘층(31)이 산화막(35a)으로 형성되고, 하부 부분에 40%의 비율로 폴리실리콘층(31)이 산화막(35a)으로 형성된다. Next, as shown in FIG. 2F, when the oxidation process is performed on the polysilicon layer 31, the polysilicon layer is changed into the oxide film 35. At this time, the oxide film 35 is formed at a ratio of 60% in the upper part of the initial polysilicon layer A and 40% in the lower part based on the initial polysilicon layer A. Next, as shown in FIG. 2G. As described above, after the oxidation process is completed, the polysilicon layer 31 is formed of the oxide film 35a at a ratio of 60% in the upper portion based on the initial polysilicon layer A, and 40% of the lower portion is formed in the lower portion. The polysilicon layer 31 is formed of the oxide film 35a at a ratio.

이렇게 산화 공정은 실리콘 성분이 있어야 산화막(35a)이 형성되기 때문에 트렌치(25) 내부에 산화막을 형성하기 위해 폴리실리콘층의 두께를 조절해야 한다. 예를 들면, 폴리실리콘층의 두께가 500??이라면, 500??의 두께를 가지는 폴리실리콘층이 산화막을 형성할 때에 기준 폴리실리콘층을 기준으로 하여 상부 부분에 약 750?? 정도의 산화막이 형성된다. Since the oxidation process requires the silicon component to form the oxide film 35a, the thickness of the polysilicon layer must be adjusted to form the oxide film in the trench 25. For example, if the thickness of the polysilicon layer is 500 ??, when the polysilicon layer having a thickness of 500 ?? forms an oxide film, it is about 750 ?? in the upper portion based on the reference polysilicon layer. A degree of oxide film is formed.

따라서, 트렌치의 한 측면에 약 1250?? 만큼 산화막이 형성되어 트렌치의 양쪽 측면에 2500?? 정도의 산화막이 형성되기 때문에 트렌치를 형성하는 깊이에 따라 폴리실리콘층의 두께를 조절해야 한다. Therefore, about 1250 on one side of the trench ?? As long as the oxide film is formed on both sides of the trench 2500 ?? Since the degree of oxide film is formed, the thickness of the polysilicon layer must be adjusted according to the depth of forming the trench.                     

그 다음, 도 2h에 도시된 바와 같이, 상기 질화막(23)이 노출되도록 산화막(35b)을 CMP한다.이어서, 도 2i에 도시된 바와 같이, 상기 질화막(23)을 H3PO4 용액을 이용한 습식 식각 방법으로 제거하거나 또는 다운 플로우 방식을 사용하여 제거한다. 이렇게 진행을 하게 되면 산화막(35b)이 실리콘 기판 영역 위에 존재하는 소자 분리막으로 형성된다.Next, as shown in FIG. 2H, the oxide film 35b is CMP so that the nitride film 23 is exposed. Next, as shown in FIG. 2I, the wet etching method using the H 3 PO 4 solution is performed on the nitride film 23. To remove it or use the downflow method. In this way, the oxide film 35b is formed of an isolation layer existing on the silicon substrate region.

따라서, 본 발명은 트렌치 식각 후에 다운 플로우 방식을 사용하여 질화막을 식각하고, 실리콘 기판 영역과 트렌치 영역을 보호하기 위해 질화막을 증착하고 그 위에 폴리실리콘층을 증착하여 산화 공정을 진행함으로써, 소자분리막 형성 이후의 게이트 공정을 수행하기 전에 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다. Therefore, in the present invention, after the trench is etched, the nitride film is etched using a downflow method, the nitride film is deposited to protect the silicon substrate region and the trench region, and the polysilicon layer is deposited thereon to proceed with the oxidation process, thereby forming the device isolation film. It is possible to effectively prevent the generation of the mott at the boundary between the device isolation layer and the active region before the subsequent gate process.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 의하면, 트렌치 식각 후에 트렌치 표면에 산화 공정을 수행하여 트렌치에 인접한 실리콘 기판의 가장자리 부분을 라운딩 해 줌으로써, STI 소자에서 발생하는 험프 현상 및 인버스 네로우 위쓰 이펙트 등과 같은 STI 소자에서 발생하는 비정상적인 동작을 효과적으로 방지할 수 있다. As described above, according to the method of forming an isolation layer of a semiconductor device according to the present invention, a hum phenomenon occurs in an STI device by performing an oxidation process on a trench surface after trench etching to round the edge of a silicon substrate adjacent to the trench. And abnormal operation occurring in STI devices such as an inverse narrow whistle effect can be effectively prevented.                     

또한, 트렌치 식각 후에 다운 플로우 방식을 사용하여 질화막을 식각하고, 실리콘 기판 영역과 트렌치 영역을 보호하기 위해 질화막을 증착하고 그 위에 폴리실리콘층을 증착하여 산화 공정을 진행함으로써, 소자분리막과 액티브 영역의 경계에서 모트가 발생되는 것을 효과적으로 방지할 수 있다.

















In addition, after the trench is etched, the nitride film is etched using a downflow method, a nitride film is deposited to protect the silicon substrate region and the trench region, and a polysilicon layer is deposited thereon to perform an oxidation process. It is possible to effectively prevent the generation of mort at the boundary.

















Claims (11)

실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;Sequentially forming a pad oxide film and a pad nitride film on the silicon substrate; 상기 패드질화막 및 패드산화막을 식각하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;Etching the pad nitride film and the pad oxide film to expose a portion of the substrate corresponding to the device isolation region; 상기 노출된 기판 부분을 식각하여 상기 실리콘 기판 내에 트렌치를 형성하는 단계;Etching the exposed substrate portion to form a trench in the silicon substrate; 상기 트렌치 탑 코너부위가 노출되도록 상기 패드질화막의 상면 및 측면을 표면으로부터 일부 두께 식각하여 상기 패드질화막의 폭을 축소시키는 단계;Reducing the width of the pad nitride layer by etching a thickness of the upper and side surfaces of the pad nitride layer from a surface to expose the trench top corner portion; 상기 트렌치 표면에 라이너 산화막을 형성하는 단계;Forming a liner oxide layer on the trench surface; 상기 패드질화막 및 상기 라이너 산화막 표면에 질화막을 형성하는 단계;Forming a nitride film on surfaces of the pad nitride film and the liner oxide film; 상기 질화막 표면에 폴리실리콘층을 형성하는 단계;Forming a polysilicon layer on the nitride film surface; 상기 폴리실리콘층을 산화시키어 상기 트렌치를 매립하는 산화막을 형성하는 단계;Oxidizing the polysilicon layer to form an oxide film filling the trench; 상기 패드질화막이 노출되도록 상기 산화막의 표면을 평탄화하여 소자분리막을 형성하는 단계; 및Forming a device isolation film by planarizing a surface of the oxide film so that the pad nitride film is exposed; And 상기 패드질화막을 제거하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And removing the pad nitride film. 제 1 항에 있어서, 상기 패드질화막을 식각하는 단계는 CHF3, CF4, O2 및 Ar의 조합으로 활성화된 플라즈마를 사용하는 건식식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the etching of the pad nitride layer is performed by a dry etching process using plasma activated by a combination of CHF 3 , CF 4 , O 2, and Ar. . 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는 Cl2, HBr, He, O2 및 Ar의 조합으로 활성화된 플라즈마를 사용하는 건식식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the forming of the trench is performed by a dry etching process using a plasma activated by a combination of Cl 2 , HBr, He, O 2, and Ar. . 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는 Cl2, HBr, O2 및 Ar의 조합으로 활성화된 플라즈마를 사용하는 건식식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the forming of the trench is performed by a dry etching process using a plasma activated by a combination of Cl 2 , HBr, O 2, and Ar. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는 Cl2, O2 및 Ar의 조합으로 활성화된 플라즈마를 사용하는 건식식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the forming of the trench is performed by a dry etching process using a plasma activated by a combination of Cl 2 , O 2, and Ar. 제 3 항 내지 제 5항 중 어느 한 항에 있어서, 상기 플라즈마에 N2를 추가하여 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method for forming an isolation layer of a semiconductor device according to any one of claims 3 to 5, wherein N 2 is added to the plasma. 제 1 항에 있어서, 상기 패드질화막을 식각하여 상기 트렌치 탑 코너부위를 노출시키는 단계는 다운 플로우 방식으로 CF4 및 O2 가스를 플로우시키면서 상기 패드질화막에 대하여 식각을 수행하는 단계인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.2. The method of claim 1, wherein the etching of the pad nitride layer to expose the trench top corner portion comprises etching the pad nitride layer while flowing CF 4 and O 2 gas in a downflow manner. A device isolation film forming method of a semiconductor device. 제 7 항에 있어서, 상기 다운 플로우 방식을 이용한 식각 공정시 상기 패드질화막 대 상기 패드산화막의 식각 선택비를 12:1의 비율로 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 7, wherein the etching selectivity of the pad nitride layer and the pad oxide layer is used in a ratio of 12: 1 during the etching process using the downflow method. 삭제delete 제 1 항에 있어서, 상기 산화막은 상기 폴리실리콘층의 표면을 기준으로 하여 폴리실리콘층 표면 상부에 60%, 폴리실리콘층 표면 하부에 40%의 두께 비율로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The device of claim 1, wherein the oxide layer is formed at a thickness ratio of 60% on the surface of the polysilicon layer and 40% on the surface of the polysilicon layer based on the surface of the polysilicon layer. Separator Formation Method. 제 1 항에 있어서, 상기 패드질화막을 제거하는 단계는 H3PO4 용액을 이용한 습식 식각 방법으로 제거하거나 또는 다운 플로우 방식을 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the removing of the pad nitride layer is performed by a wet etching method using an H 3 PO 4 solution or by using a downflow method.
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