KR20000004426A - Isolating method of semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 소자들간을 분리시키기 위한 소자 분리 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a device separation method for separating between devices.
통상, 반도체 소자들간을 전기적으로 분리시키기 위한 방법으로서 로코스(LOCOS:LOCal Oxidation of Silicon) 방식이 널리 공지되어 있다. 이러한 로코스 방식은 실리콘 기판상에 패드 산화막 및 질화막을 형성한 후에 필드 영역에 해당하는 실리콘 기판 부분이 노출되도록 상기 패드 산화막 및 질화막을 식각하고, 이어서, 열산화 공정을 실시하여 상기 필드 영역에 필드 산화막이라 일컬어지는 소자 분리막을 형성하여 소자들간을 분리시키는 방법이다.In general, a LOCOS (LOCal Oxidation of Silicon) method is widely known as a method for electrically separating semiconductor devices. In the LOCOS method, after the pad oxide film and the nitride film are formed on a silicon substrate, the pad oxide film and the nitride film are etched to expose a portion of the silicon substrate corresponding to the field region, and then a thermal oxidation process is performed to fill the field region. A device isolation film called an oxide film is formed to separate devices from each other.
그러나, 상기와 같은 로코스 방식에서는 측면 산화에 의해 버즈-빅(bird′s-beak) 현상이 발생되는 것으로 인하여 활성 영역이 감소하게 되기 때문에 고집적 반도체 소자의 제조에는 적용할 수 없는 문제점이 있었다.However, in the LOCOS method as described above, since the active area is reduced due to the occurrence of a bird's-beak phenomenon due to lateral oxidation, there is a problem that cannot be applied to the manufacture of highly integrated semiconductor devices.
따라서, 상기한 문제점을 해결하기 위한 방법으로서 근래에는 패드 산화막과 질화막 사이에 도핑되지 않은 폴리층을 개재시키는 PBLOCOS(Poly Buffered LOCOS) 기술이 실시되고 있다.Accordingly, as a method for solving the above-mentioned problem, PBLOCOS (Poly Buffered LOCOS) technology is recently implemented to interpose an undoped poly layer between a pad oxide film and a nitride film.
도 1a 내지 도 1d는 종래 PBLOCOS 방식에 의한 반도체 소자 분리 방법을 설명하기 공정 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views illustrating a method of separating a semiconductor device by a conventional PBLOCOS method, which will be described below.
우선, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 스트레스에 의한 활성 영역의 결함을 방지하기 위하여 100 내지 250Å 두께로 패드 산화막(2)을 형성하고, 이어서, 패드 산화막(2) 상에 600 내지 650℃의 온도에서 SiH4가스를 사용하여 LPCVD 방식으로 대략 500Å 정도의 두께로 언도프트 폴리(Undoped Poly : 3)를 형성한다.First, as shown in FIG. 1A, a pad oxide film 2 is formed to a thickness of 100 to 250 kPa on the silicon substrate 1 to prevent defects of active regions caused by stress, and then on the pad oxide film 2. Undoped Poly (3) is formed to a thickness of about 500 kPa by LPCVD using SiH 4 gas at a temperature of 600 to 650 ° C.
그런 다음, 750 내지 850℃의 온도에서 SiH2Cl2/NH3가스를 사용하여 LPCVD 방식으로 언도프트 폴리(3) 상에 1,500 내지 2,000Å 정도의 두께로 질화막(4)을 증착한다.Then, the nitride film 4 is deposited to a thickness of about 1,500 to 2,000 kPa on the undoped poly 3 by LPCVD using SiH 2 Cl 2 / NH 3 gas at a temperature of 750 to 850 ° C.
다음으로, 도 1b에 도시된 바와 같이, 공지된 방법으로 질화막(4)과 언도프트 폴리(3) 및 패드 산화막(2)을 식각하여 실리콘 기판(1)을 일부분, 즉, 필드 영역을 노출시킨다.Next, as shown in FIG. 1B, the nitride film 4, the undoped poly 3, and the pad oxide film 2 are etched by a known method to expose a portion of the silicon substrate 1, that is, the field region. .
이어서, 도 1c에 도시된 바와 같이, 대략 1,100℃의 온도에서 노출된 실리콘 기판(1) 부분을 열산화시켜 3,000 내지 3,500Å 정도의 두께를 갖는 필드 산화막(5)을 형성한다.Subsequently, as shown in FIG. 1C, a portion of the silicon substrate 1 exposed at a temperature of about 1,100 ° C. is thermally oxidized to form a field oxide film 5 having a thickness of about 3,000 to 3,500 kPa.
이후, 도 1d에 도시된 바와 같이, H3PO4용액으로 질화막을 제거하고, 이어서, 건식 식각 공정으로 언도프트 폴리를 제거하여 소자 분리막 형성 공정을 완성한다. 여기서, 언도프트 폴리의 제거시에는 과도식각을 실시하여 패드 산화막도 제거되도록 한다.Thereafter, as illustrated in FIG. 1D, the nitride film is removed with a H 3 PO 4 solution, and then an undoped poly is removed by a dry etching process to complete the device isolation film forming process. Here, when the undoped poly is removed, the over etching is performed to remove the pad oxide film.
그러나, 상기와 같은 PBLOCOS 방식으로 이용한 반도체 소자 분리 방법은 오히려 2층의 버즈-빅이 발생될 수 있기 때문에 여전히 고집적 반도체 소자의 제조 공정에 적용시킬 수 없는 문제점이 있었다.However, the semiconductor device separation method using the PBLOCOS method as described above has a problem that it can still be applied to the manufacturing process of the highly integrated semiconductor device because the buzz-big of two layers can be generated.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 고집적 반도체 소자의 제조에 유용하게 적용시킬 수 있는 반도체 소자 분리 방법을 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for separating semiconductor devices that can be usefully applied to the manufacture of highly integrated semiconductor devices.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 분리 방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views for describing a semiconductor device isolation method according to the related art.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자 분리 방법을 설명하기 위한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of separating a semiconductor device in accordance with an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 ; 실리콘 기판 12 : 패드 산화막11; Silicon Substrate 12: Pad Oxide
13 : 패드 폴리실리콘막 14 : 트랜치13: pad polysilicon film 14: trench
15 : 산화막 스페이서 16 : 질화막15 oxide film spacer 16 nitride film
17 : 폴리실리콘막 18 : 산화막17 polysilicon film 18 oxide film
19 : 트랜치형 소자 분리막19: trench type isolation film
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 분리 방법은, 실리콘 기판 상에 소정 두께의 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 소정 두께의 패드 폴리실리콘막을 형성하는 단계; 상기 패드 폴리실리콘막 및 패드 산화막의 소정 부분을 사진 식각하여 상기 실리콘 기판의 필드 영역을 노출시키는 단계; 상기 노출된 필드 영역을 식각하여 소정 깊이의 트랜치를 형성하는 단계; 상기 트랜치의 양 측벽에 산화막 스페이서를 형성하는 단계; 전체 상부에 소정 두께의 질화막을 증착하는 단계; 상기 질화막 상에 폴리실리콘막을 두껍게 증착하는 단계; 상기 폴리실리콘막을 산화시켜 트랜치를 완전히 매립시키는 산화막을 형성하는 단계; 상기 패드 폴리실리콘막이 노출될 때까지 산화막을 에치-백하는 단계; 및 상기 패드 폴리실리콘막을 제거하는 단계를 포함해서 이루어진 것을 특징으로 한다.The semiconductor device isolation method of the present invention for achieving the above object comprises the steps of: forming a pad oxide film having a predetermined thickness on a silicon substrate; Forming a pad polysilicon film having a predetermined thickness on the pad oxide film; Photo-etching predetermined portions of the pad polysilicon film and the pad oxide film to expose the field region of the silicon substrate; Etching the exposed field region to form a trench of a predetermined depth; Forming oxide spacers on both sidewalls of the trench; Depositing a nitride film having a predetermined thickness over the whole; Thickly depositing a polysilicon film on the nitride film; Oxidizing the polysilicon film to form an oxide film completely filling the trench; Etching back an oxide film until the pad polysilicon film is exposed; And removing the pad polysilicon film.
본 발명에 따르면, 트랜치형 소자 분리막을 형성하기 때문에 버즈-빅의 발생을 방지할 수 있고, 이에 따라, 고집적 반도체 소자의 제조시에 유용하게 적용시킬 수 있다.According to the present invention, since the trench type isolation layer is formed, it is possible to prevent the occurrence of buzz-big, and thus can be usefully applied in the manufacture of highly integrated semiconductor devices.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.
도 2a에 도시된 바와 같이, 800 내지 900℃의 온도에서 습식 또는 건식 산화 공정을 실시하여 실리콘 기판(11) 상에 80 내지 150Å 두께의 패드 산화막(12)을 성장시키고, 이어서, 패드 산화막(12) 상에 후속 공정에서 산화막의 식각 저지층(Etch Stop Layer)으로 이용하기 위한 패드 폴리실리콘막(13)을 200 내지 300Å 두께로 형성한다. 이때, 패드 폴리실리콘막(13)은 530 내지 630℃의 온도에서 SiH4또는 Si2H6가스를 사용하여 LPCVD 방식으로 형성한다.As shown in FIG. 2A, a pad oxide film 12 having a thickness of 80 to 150 Å is grown on the silicon substrate 11 by performing a wet or dry oxidation process at a temperature of 800 to 900 ° C., followed by a pad oxide film 12. ), A pad polysilicon film 13 for use as an etch stop layer of the oxide film in a subsequent process is formed to have a thickness of 200 to 300 Å. In this case, the pad polysilicon film 13 is formed by LPCVD using SiH 4 or Si 2 H 6 gas at a temperature of 530 to 630 ° C.
다음으로, 도 2b에 도시된 바와 같이, 사진 식각 공정을 통해 패드 폴리실리콘막(13) 및 패드 산화막(12)의 소정 부분을 제거하여 실리콘 기판(11)의 필드 영역을 노출시킨 후, 노출된 필드 영역을 식각하여 실리콘 기판(11)의 필드 영역에 소정 깊이의 트랜치(14)를 형성한다.Next, as shown in FIG. 2B, a portion of the pad polysilicon layer 13 and the pad oxide layer 12 is removed through a photolithography process to expose the field region of the silicon substrate 11, and then exposed. The field region is etched to form trenches 14 of a predetermined depth in the field region of the silicon substrate 11.
이어서, 도 2c에 도시된 바와 같이, 트랜치(14)의 양측벽에 산화막 스페이서(15)를 형성한 후, 전체 상부에 산화 장벽으로 이용하기 위한 질화막(16)을 증착한다.Subsequently, as shown in FIG. 2C, the oxide spacers 15 are formed on both side walls of the trench 14, and the nitride layer 16 for use as an oxidation barrier is deposited on the entire upper portion.
여기서, 트랜치(14)의 양측벽에 산화막 스페이서(15)를 형성하기 위해서는, 우선, 680 내지 700℃의 온도에서 TEOS/O2가스를 이용한 LPCVD 방식으로 산화막을 200 내지 300Å 두께로 전면 증착한 후에, 이러한 산화막을 전면 식각하여 형성한다. 이때, 산화막을 증착시킴에 있어서, 상기한 방식과는 달리 770 내지 800℃의 온도 및 0.5 내지 0.8Torr의 압력에서 SiH4/N2O 가스를 이용한 MTO(Middle Temperature Oxidation) 방식으로 증착시키는 것도 가능하다.Here, in order to form the oxide spacer 15 on both side walls of the trench 14, first, after depositing the oxide film with a thickness of 200 to 300 kPa by the LPCVD method using TEOS / O 2 gas at a temperature of 680 to 700 ° C. This oxide film is formed by etching the entire surface. At this time, in depositing the oxide film, unlike the above-described method, it is also possible to deposit by MTO (Middle Temperature Oxidation) method using SiH 4 / N 2 O gas at a temperature of 770 to 800 ℃ and pressure of 0.5 to 0.8 Torr Do.
한편, 산화 장벽으로 이용하기 위한 질화막(16)은 750 내지 850℃에서 SiH2Cl2/NH3가스를 이용한 LPCVD 방식으로 증착하며, 그 두께는 30 내지 70Å 정도가 증착되도록 한다. 이때, 질화막(16)은 실질적으로 패드 폴리실리콘막(13) 및 트랜치(14)의 저면부 상에서는 30 내지 80Å 정도의 두께로 증착되지만, 산화막 스페이서(16) 상에서는 8 내지 20Å 정도가 증착된다.On the other hand, the nitride film 16 for use as an oxidation barrier is deposited by the LPCVD method using SiH 2 Cl 2 / NH 3 gas at 750 to 850 ℃, the thickness is to be deposited about 30 to 70Å. At this time, the nitride film 16 is substantially deposited to a thickness of about 30 to 80 mW on the bottom portions of the pad polysilicon film 13 and the trench 14, but about 8 to 20 mW is deposited on the oxide spacer 16.
계속해서, 도 2d에 도시된 바와 같이, 전체 상부에 620 내지 650℃의 온도에서 SiH4또는 Si2H6가스를 이용한 LPCVD 방식으로 1,500 내지 2,000Å 두께의 폴리실리콘막(17)을 증착한다.Subsequently, as illustrated in FIG. 2D, a polysilicon film 17 having a thickness of 1,500 to 2,000 μs is deposited on the whole by LPCVD using SiH 4 or Si 2 H 6 gas at a temperature of 620 to 650 ° C.
이때, 폴리실리콘막(17)은 그의 입자 사이즈를 감소시킴과 동시에 결정립계(Grainboundary)를 증가시키기 위하여 3 내지 5단계로 나누어 증착한다. 이에 따라, 여러 단계에 의해 증착된 폴리실리콘막들간의 사이에는 계면이 존재하게 되고, 아울러, 입자 사이즈도 감소되어 후속 공정에서 산화가 잘 일어나게 된다.At this time, the polysilicon film 17 is deposited in three to five steps in order to reduce its particle size and to increase grainboundary. Accordingly, an interface exists between the polysilicon films deposited by various steps, and the particle size is also reduced, so that oxidation occurs well in a subsequent process.
다음으로, 도 2e에 도시된 바와 같이, 1,000 내지 1,100℃의 고온에서 습식 또는 건식 방식으로 폴리실리콘막을 산화시켜 산화막(18)을 형성한다. 이때, 폴리실리콘막의 폴리실리콘은 실리콘 소오스로 이용되며, 이렇게 형성된 산화막(18)은 트랜치를 완전히 매립시키게 된다.Next, as shown in FIG. 2E, the polysilicon film is oxidized in a wet or dry manner at a high temperature of 1,000 to 1,100 ° C. to form an oxide film 18. In this case, the polysilicon of the polysilicon film is used as a silicon source, and the oxide film 18 thus formed completely fills the trench.
또한, 질화막(16)은 산화 장벽의 역할을 하여 실리콘 기판(11)의 활성 영역이 산화되는 것을 방지하게 되지만, 산화 공정시에 질화막의 일부도 함께 산화되며, 특히, 산화막 스페이서(15) 상에 증착된 질화막 부분은 모두 산화된다.In addition, although the nitride film 16 serves as an oxidation barrier to prevent the active region of the silicon substrate 11 from being oxidized, a part of the nitride film is also oxidized during the oxidation process, in particular, on the oxide film spacer 15. All of the deposited nitride film portions are oxidized.
이후, 도 2f에 도시된 바와 같이, 패드 폴리실리콘막이 노출될 때까지 에치-백(Etch-Back) 공정으로 산화막 및 질화막을 식각한 후에, 실리콘 기판(11)의 활성 영역 상에 형성되어 있는 패드 폴리실리콘막을 제거하여 실리콘 기판(11)의 필드 영역에 트랜치형 소자 분리막(19)을 형성한다.Then, as shown in FIG. 2F, after etching the oxide film and the nitride film by an etch-back process until the pad polysilicon film is exposed, the pad formed on the active region of the silicon substrate 11. The polysilicon film is removed to form a trench type isolation layer 19 in the field region of the silicon substrate 11.
여기서, 산화막의 식각시에는 과도식각에 의해 패드 폴리실리콘막이 100 내지 150Å 정도의 잔류되도록 하고, 마찬가지로, 패드 폴리실리콘막의 식각시에도 과도식각에 의해 40 내지 100Å 정도 두께의 패드 산화막이 잔류되도록 한다.Here, when the oxide film is etched, the pad polysilicon film is left by about 100 to 150 kPa by transient etching, and similarly, even when the pad polysilicon film is etched, the pad oxide film having a thickness of about 40 to about 100 kPa is left by transient etching.
상기와 같이 트랜치형으로 소자 분리막을 형성할 경우에는 버즈-빅에 의한 측면 산화가 일어나지 않기 때문에 고집적 소자의 제조 공정에 유용하게 적용시킬 수 있게 된다.In the case of forming the device isolation layer in the trench type as described above, since lateral oxidation due to the buzz-big does not occur, it can be usefully applied to the manufacturing process of the highly integrated device.
또한, 산화막의 전면 식각을 통해 트랜치형 소자 분리막을 형성한 후에는 표면 평탄화가 어느 정도 달성되기 때문에 후속 공정을 보다 용이하게 진행시킬 수 있게 된다.In addition, since the planarization of the surface is achieved after forming the trench type isolation layer through the entire surface etching of the oxide layer, the subsequent process may be more easily performed.
이상에서와 같이, 본 발명은 트랜치형으로 소자 분리막을 형성하기 때문에 측면 산화에 의한 버즈-빅 발생을 방지할 수 있으며, 이에 따라, 미세 폭의 소자 분리막을 형성할 수 있기 때문에 고집적 반도체 소자의 제조 공정에 유용하게 적용시킬 수 있다.As described above, according to the present invention, since the device isolation film is formed in the trench type, it is possible to prevent the occurrence of buzz-big due to lateral oxidation and, accordingly, to manufacture the highly integrated semiconductor device since the device isolation film having the fine width can be formed. It can be usefully applied to the process.
또한, 트랜치의 깊이를 적절하게 조절함으로써 소자 분리막의 하부로 전자의 이동을 억제시킬 수 있고, 이에 따라, 소자 특성을 향상시킬 수 있다.In addition, by appropriately adjusting the depth of the trench, it is possible to suppress the movement of electrons to the lower portion of the device isolation film, thereby improving device characteristics.
게다가, 트랜치형 소자 분리막이 형성된 이후에는 대략적인 표면 평탄화가 이루어지기 때문에 후속 공정에서의 공정 마진을 확보할 수 있다.Furthermore, since the surface planarization is performed after the trench device isolation layer is formed, the process margin in the subsequent process can be secured.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (7)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025858A KR20000004426A (en) | 1998-06-30 | 1998-06-30 | Isolating method of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025858A KR20000004426A (en) | 1998-06-30 | 1998-06-30 | Isolating method of semiconductor devices |
Publications (1)
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|---|---|
| KR20000004426A true KR20000004426A (en) | 2000-01-25 |
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ID=19542247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025858A KR20000004426A (en) | 1998-06-30 | 1998-06-30 | Isolating method of semiconductor devices |
Country Status (1)
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|---|---|
| KR (1) | KR20000004426A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979233B1 (en) * | 2003-07-23 | 2010-08-31 | 매그나칩 반도체 유한회사 | Method for forming element isolation layer of semiconductor device |
-
1998
- 1998-06-30 KR KR1019980025858A patent/KR20000004426A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979233B1 (en) * | 2003-07-23 | 2010-08-31 | 매그나칩 반도체 유한회사 | Method for forming element isolation layer of semiconductor device |
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