KR100967672B1 - The method for forming shall trench isolation in semiconductor device - Google Patents

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Abstract

본 발명은 측벽스페이서를 이용하여 모트의 발생을 제거한 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 개시한다. 개시된 본 발명은 반도체 기판상에 패드 산화막, 질화막 및 포토레지스트를 순차적으로 형성하여 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴을 마스크로 하여 상기 반도체 기판에 트랜치를 형성하는 단계와, 상기 결과물의 표면에 언도프트 폴리 실리콘막을 형성하는 단계; 상기 언도프트 폴리 실리콘막을 식각하여 상기 질화막 패턴 및 상기 트랜치의 측벽에 스페이서를 형성하는 단계와, 상기 결과물의 전면에 평탄화 산화막을 증착하여 상기 트랜치를 갭필링하는 단계와, 상기 결과물을 연마하여 상기 질화막 패턴 및 상기 측벽 스페이서의 일부를 노출시키는 단계와, 상기 노출된 측벽 스페이서를 산화시키는 단계와, 상기 노출된 질화막 패턴을 식각하여 제거하는 단계를 구비하는 것을 특징으로 한다.The present invention discloses a method for forming a shallow trench isolation layer of a semiconductor device in which motts are eliminated by using sidewall spacers. The disclosed invention sequentially forms a pad oxide film, a nitride film and a photoresist on a semiconductor substrate to form a nitride film pattern, forming a trench in the semiconductor substrate using the nitride film pattern as a mask, and the surface of the resultant product. Forming an undoped polysilicon film on the substrate; Etching the undoped polysilicon layer to form a spacer on sidewalls of the nitride pattern and the trench; depositing a planarization oxide layer on the entire surface of the resultant to gapfill the trench; and polishing the resultant to nitride the nitride layer Exposing a pattern and a portion of the sidewall spacers, oxidizing the exposed sidewall spacers, and etching and removing the exposed nitride layer pattern.

STI, 언도프트 폴리 실리콘막, 측벽 스페이서, 모트STI, undoped polysilicon film, sidewall spacers, mort

Description

반도체 소자의 얕은 트랜치 소자분리막 형성방법{The method for forming shall trench isolation in semiconductor device}The method for forming shall trench isolation in semiconductor device

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도.1A through 1E are cross-sectional views illustrating a method of forming a shallow trench isolation layer in a semiconductor device according to the related art.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도.2A to 2H are cross-sectional views illustrating a method of forming a shallow trench isolation layer in a semiconductor device according to the present invention.

*도면의 주요부분에 대한 부호설명* Code descriptions for the main parts of the drawings

100: 반도체 기판 102: 패드산화막100: semiconductor substrate 102: pad oxide film

104: 질화막 104a: 질화막 패턴104: nitride film 104a: nitride film pattern

104b: 잔류 질화막 106: 포토레지스막104b: residual nitride film 106: photoresist film

108: 트랜치 110: 언도프트 폴리 실리콘막108: trench 110: undoped polysilicon film

110a: 측벽 스페이서 108b: 잔류 측벽스페이서110a: sidewall spacer 108b: residual sidewall spacer

112: 평탄화 산화막 112a: 제 1소자분리막 112: planarization oxide film 112a: first device isolation film

114: 제 2소자분리막
114: second device separation membrane

본 발명은 반도체 소자의 얕은 트랜치 소자분리막 형성방법에 관한 것으로, 특히, 얕은 트랜치 소자분리막(Shallow Trench Isolation: 이하, STI라 함.) 코너부의 엣지 모트(Edge Moat)를 방지하는 트랜치 소자분리막 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a shallow trench isolation layer of a semiconductor device, and more particularly, a method of forming a trench isolation layer to prevent edge moat of a corner portion of a shallow trench isolation layer (hereinafter, referred to as STI). It is about.

일반적으로, 반도체 메모리와 같은 반도체 소자를 제조할 시 다수의 소자들이 집적되는 활성영역을 전기적으로 서로 절연시키기 위해 소자분리 기술이 사용되고 있다. 최근 반도체 소자의 집적도가 증가하면서 전기적으로 절연성이 우수하며 또한 버즈빅(bird's beak)과 같은 현상으로부터 자유로우면서도 소자분리를 위한 필드영역의 면적을 감소시킬 수 있는 얕은 트랜치 소자분리막이 개발되어 널리 이용되고 있다.In general, when fabricating a semiconductor device, such as a semiconductor memory, device isolation technology is used to electrically insulate an active region in which a plurality of devices are integrated. Recently, as the degree of integration of semiconductor devices increases, a shallow trench device isolation film has been developed and widely used, which is excellent in electrical insulation and free from phenomena such as bird's beak and can reduce the area of the field region for device isolation. have.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a shallow trench isolation layer in a semiconductor device according to the related art.

도 1a를 참조하면, 반도체 기판(10)상에 패드 산화막(12)와, 질화막과, 포토레지스트막를 순차적으로 형성한다. 이어, 포토레지스트막을 패터닝하여 필드영역을 정의한 후 패터닝된 포토레지스트막을 마스크로 하고 CHF3, CF4, O2 및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 질화막을 건식식각함으로써 질화막 패턴(14)을 형성한다. 예컨대, 상기 반응가스로서 C4F8, C2F6, C5F8 등과 같은 CXFY가 포함될 수 있다. Referring to FIG. 1A, a pad oxide film 12, a nitride film, and a photoresist film are sequentially formed on the semiconductor substrate 10. Subsequently, the photoresist layer is patterned to define a field region, and the patterned photoresist layer is used as a mask, and the nitride layer is dry-etched using a plasma activated by a combination of CHF 3 , CF 4 , O 2, and Ar gas. To form. For example, C X F Y such as C 4 F 8 , C 2 F 6 , C 5 F 8, and the like may be included as the reaction gas.

도 1b를 참조하면, 상기 질화막 패턴(14)을 마스크로 하고 Cl2, O2, Ar가스의 조합으로 활성화된 플라즈마를 이용하여 패드 산화막(12)과 반도체 기판(10)을 건식식각함으로써 STI(16)를 형성한다. 이어 SAC 산화공정을 진행하면, A부분에 나타낸 바와 같이, 반도체 기판(10)과 패드 산화막(12)의 경계면의 실리콘이 산화되어 패드산화막(12)에 라운딩(rounding)이 형성된다. Referring to FIG. 1B, the pad oxide film 12 and the semiconductor substrate 10 are dry-etched using a plasma activated by a combination of the nitride film pattern 14 as a mask and Cl 2 , O 2 , and Ar gas, thereby forming STI ( 16). Subsequently, as the SAC oxidation process proceeds, as shown in part A, silicon at the interface between the semiconductor substrate 10 and the pad oxide film 12 is oxidized to form a rounding on the pad oxide film 12.

도 1c를 참조하면, 상기 결과물 전면에 평탄화 산화막(18)을 증착한다. 이 때, STI가 평탄화 산화막(18)으로 충분히 채워질 수 있도록 평탄화 산화막(18)을 높게 증착한다.Referring to FIG. 1C, a planarization oxide film 18 is deposited on the entire surface of the resultant product. At this time, the planarization oxide film 18 is deposited high so that the STI can be sufficiently filled with the planarization oxide film 18.

도 1d를 참조하면, 화학기계적연마(CMP) 공정을 진행하여 상기 결과물을 평탄화시킨다. 이에 따라 질화막 패턴(14)의 일부가 남게 되고, 소자분리막(18a)이 형성된다.Referring to FIG. 1D, the chemical mechanical polishing (CMP) process is performed to planarize the resultant product. As a result, a part of the nitride film pattern 14 remains, and the device isolation film 18a is formed.

도 1e를 참조하면, 소자분리막(18a)과의 선택비가 우수한 특성을 갖는 H3PO4와 같은 식각용액을 이용하여 남아 있는 질화막 패턴(14a)을 제거한다. 이에 따라 패드 산화막(12)와 소자분리막(18a)는 거의 식각되지 않으면서 질화막 패턴(14a)이 제거된다.Referring to FIG. 1E, the remaining nitride layer pattern 14a is removed by using an etching solution such as H 3 PO 4 having excellent selectivity with respect to the device isolation layer 18a. As a result, the nitride layer pattern 14a is removed while the pad oxide layer 12 and the device isolation layer 18a are hardly etched.

이 후, 게이트 산화막을 증착하기 전에 HF, HF/H2O, BOE 등의 세정액을 이용하여 상기 결과물에 잔류하는 이물질을 제거하는 세정공정이 진행된다.Thereafter, before the gate oxide film is deposited, a cleaning process of removing foreign matter remaining in the resultant is performed using a cleaning solution such as HF, HF / H 2 O, or BOE.

그러나, 종래 기술에 따른 얕은 트랜치 소자분리막에서는 코너부의 라운딩이 약하게 되어 있고 소자분리막(18a)이 반도체 기판상에 형성되지 않기 때문에 상기 세정공정을 진행할 시 상기 세정액으로 인해 코너부에 엣지 모트가 발생된다. 이러한 엣지 모트는 험프(Hump) 및 역협폭효과(INWE: Inverse Narrow Width Effect)와 같은 현상을 유발시켜서 소자의 비정상적인 동작을 초래한다.
However, in the shallow trench isolation layer according to the related art, the corner portion is weakly rounded and the isolation layer 18a is not formed on the semiconductor substrate. . These edge morts cause phenomena such as the Hump and Inverse Narrow Width Effect (INWE), resulting in abnormal behavior of the device.

따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 측벽스페이서를 이용하여 소자분리막을 형성시킴으로써, 코너부의 엣지 모트를 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 제공하는 데 있다.
Accordingly, an object of the present invention is to provide a method for forming a shallow trench isolation layer of a semiconductor device to prevent the edge mott corner of the corner portion by forming the isolation layer using a sidewall spacer to solve the above problems.

상기 목적을 달성하기 위한 본 발명은, 반도체 기판상에 패드 산화막, 질화막 및 포토레지스트를 순차적으로 형성하여 질화막 패턴을 형성하는 단계; 상기 질화막 패턴을 마스크로 하여 상기 반도체 기판에 트랜치를 형성하는 단계; 상기 결과물의 표면에 언도프트 폴리 실리콘막을 형성하는 단계; 상기 언도프트 폴리 실리콘막을 식각하여 상기 질화막 패턴 및 상기 트랜치의 측벽에 스페이서를 형성하는 단계; 상기 결과물의 전면에 평탄화 산화막을 증착하여 상기 트랜치를 갭필링하는 단계: 상기 결과물을 연마하여 상기 질화막 패턴 및 상기 측벽 스페이서의 일부를 노출시키는 단계; 상기 노출된 측벽 스페이서를 산화시키는 단계; 및 상기 노출된 질화막 패턴을 식각하여 제거하는 단계를 구비하는 것을 특징으로 한다. The present invention for achieving the above object, the step of sequentially forming a pad oxide film, a nitride film and a photoresist on a semiconductor substrate to form a nitride film pattern; Forming a trench in the semiconductor substrate using the nitride film pattern as a mask; Forming an undoped polysilicon film on the surface of the resultant product; Etching the undoped polysilicon layer to form a spacer on sidewalls of the nitride pattern and the trench; Depositing a planarization oxide film on the entire surface of the resultant to gapfill the trench: polishing the resultant to expose the nitride pattern and a portion of the sidewall spacer; Oxidizing the exposed sidewall spacers; And removing the exposed nitride film pattern by etching.

(실시예) (Example)                     

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.2A to 2H are cross-sectional views illustrating a method of forming a shallow trench isolation layer in a semiconductor device according to the present invention.

먼저, 도 2a에 나타낸 바와 같이, 반도체 기판(100)상에 패드 산화막(102)와, 질화막(104)과, 포토레지스트막를 순차적으로 형성한다. 이어, 포토레지스트막을 패터닝하여 필드영역을 정의한다.First, as shown in FIG. 2A, a pad oxide film 102, a nitride film 104, and a photoresist film are sequentially formed on the semiconductor substrate 100. The photoresist film is then patterned to define the field region.

그 다음, 도 2b에 나타낸 바와 같이, 상기 패터닝된 포토레지스트막(106)을 마스크로 하고 CHF3, CF4, O2 및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 질화막(104)과 패드산화막(102)을 건식식각함으로써 질화막 패턴(104a)을 형성한다. 이에 따라 반도체 기판(100)의 상부 표면이 노출된다. 도 2b에서 참조부호 102a는 건식식각 후의 패턴닝된 패드산화막을 나타낸다. Next, as shown in FIG. 2B, the nitride film 104 and the pad oxide film are formed by using the patterned photoresist film 106 as a mask and using a plasma activated by a combination of CHF 3 , CF 4 , O 2, and Ar gas. The nitride film pattern 104a is formed by dry etching 102. As a result, the upper surface of the semiconductor substrate 100 is exposed. In Fig. 2B, reference numeral 102a denotes a patterned pad oxide film after dry etching.

예컨대, 상기 반응가스로서 C4F8, C2F6, C5F8 등과 같은 CXFY가 포함될 수 있으며, 또한 N2가스가 추가될 수 있다. For example, as the reaction gas C 4 F 8, C 2 F 6, C 5 F 8 C X F and Y may contain such as, there is also a N2 gas can be added.

참고적으로, 질화막(104)을 증착하기 전에 패드 산화막(102)을 증착하는 이유는 질화막(104)를 직접 반도체 기판(100) 상에 형성할 경우 기판이 스트레스를 받아 휘게 되므로, 이를 방지하기 위함이다.For reference, the reason for depositing the pad oxide layer 102 before depositing the nitride layer 104 is to prevent the substrate from being stressed and bent when the nitride layer 104 is directly formed on the semiconductor substrate 100. to be.

그 다음, 도 2c에 나타낸 바와 같이, 상기 질화막 패턴(104a)를 마스크로 하고 Cl2, HBr, He, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 상기 노출된 반도체 기판(100)을 건식식각함으로써 트랜치(108)를 형성하고, 이어 상기 결과물의 표면에 언도프트 폴리 실리콘막(110)을 증착한다.Next, as shown in FIG. 2C, the exposed semiconductor substrate 100 is formed by using the nitride film pattern 104a as a mask and using a plasma activated by a combination of Cl 2 , HBr, He, O 2, and Ar gas. The trench 108 is formed by dry etching, and then an undoped polysilicon film 110 is deposited on the surface of the resultant.

본 발명의 바람직한 실시예에 따라 상기 노출된 반도체 기판(100)을 건식식각할시 N2 가스가 추가될 수 있고, 상기 가스에서 He를 제외시키고 Cl2, HBr, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 사용할 수도 있고, 상기 가스에서 HBr 및 He를 제외시키고 Cl2,O2및 Ar 가스의 조합으로 활성화된 플라즈마를 사용할 수도 있다.According to a preferred embodiment of the present invention, when dry-etching the exposed semiconductor substrate 100, N2 gas may be added, excluding He from the gas, and activated by a combination of Cl 2 , HBr, O 2 and Ar gas. Or a plasma activated by a combination of Cl 2 , O 2 and Ar gas, excluding HBr and He from the gas.

그 다음, 도 2d에 나타낸 바와 같이, 상기 언도프트 폴리 실리콘막(110)을 블랭킷(blanket) 건식식각하여 트랜치 내부에 측벽 스페이서(110a)를 형성한다. 이 때, 측벽 스페이서(110a)는 트랜치(108)의 내부 표면과 질화막 패턴(104a)의 표면을 따라 형성된다.Next, as shown in FIG. 2D, a blanket dry etching of the undoped polysilicon layer 110 is performed to form sidewall spacers 110a in the trench. At this time, the sidewall spacers 110a are formed along the inner surface of the trench 108 and the surface of the nitride film pattern 104a.

그 다음, 도 2e에 나타낸 바와 같이, 측벽 스페이서(110a)를 형성한 후 상기 결과물의 전면에 평탄화 산화막(112)을 증착하여 트랜치를 갭필링한다.Next, as shown in FIG. 2E, after forming the sidewall spacers 110a, the planarization oxide layer 112 is deposited on the entire surface of the resultant to gap fill the trench.

그 다음, 도 2f에 나타낸 바와 같이, 트랜치를 갭필링한 후 화학기계적 연마(CMP)를 진행하여 평탄화 산화막(120)을 연마하며, 질화막 패턴(104a)에서 화학기계적 연마(CMP)를 중지시킨다. 이 때, 질화막 패턴(104a)과 측벽 스페이서(110a)가 연마됨에 따라 잔류 질화막(104b)과 잔류 측벽 스페이서(108b)가 노출되며, 평탄화된 제 1소자분리막(112a)이 형성된다.Next, as shown in FIG. 2F, the trench is gap-filled, followed by chemical mechanical polishing (CMP) to polish the planarized oxide film 120, and chemical mechanical polishing (CMP) is stopped in the nitride film pattern 104a. At this time, as the nitride film pattern 104a and the sidewall spacers 110a are polished, the remaining nitride film 104b and the remaining sidewall spacers 108b are exposed, and the planarized first device isolation film 112a is formed.

그 다음, 산화공정을 진행하면, 도 2g에 나타낸 바와 같이, 상기 노출된 잔류 측벽 스페이서(110b)는 그 표면에서 트랜치의 내부측으로 산화가 일어나게 된다. 본 발명의 바람직한 실시예에서는 모트의 발생을 효과적으로 억제하기 위해 잔 류 질화막(104b)의 두께 정도로 잔류 측벽 스페이서(110b)를 산화하여 평탄화된 제 1소자분리막(112a)과 동일한 물질로 변화시킨다. 이에 따라 잔류 측벽 스페이서(110b)는 산화가 이루어진 부분(110b-1)과 산화가 이루어지지 않은 부분(110b-2)으로 나뉘어 진다. Then, as the oxidation process proceeds, as shown in FIG. 2G, the exposed residual sidewall spacers 110b are oxidized from the surface to the inside of the trench. In the preferred embodiment of the present invention, the residual sidewall spacer 110b is oxidized to the same thickness as the planarized first device isolation layer 112a in order to effectively suppress the generation of the mote. Accordingly, the remaining sidewall spacers 110b are divided into a portion 110b-1 that is oxidized and a portion 110b-2 that is not oxidized.

그 다음, 잔류 질화막(104b) 및 패턴닝된 패드산화막(102a)을 식각하여 제거하는 공정을 진행하면, 도 2h에 나타낸 바와 같이, 트랜치 코너부에 산화막이 형성되어 최종적인 제 2소자분리막(114)을 얻을 수 있다.Next, when the residual nitride film 104b and the patterned pad oxide film 102a are etched and removed, as shown in FIG. 2H, an oxide film is formed in the trench corner portion to form a final second device isolation film 114. ) Can be obtained.

따라서, 반도체 기판에 잔류하는 이물질을 제거하기 위해 후속공정으로 HF 세정을 실시하여도 트랜치 코너부의 산화막에 의해 모트의 발생이 방지된다. Therefore, even if HF cleaning is performed in a subsequent step to remove foreign matter remaining on the semiconductor substrate, the generation of motes is prevented by the oxide film of the trench corner portion.

상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
While specific embodiments of the present invention have been described and illustrated above, it will be apparent that the present invention may be modified and practiced by those skilled in the art. Such modified embodiments should not be individually understood from the technical spirit or the prospect of the present invention, but should fall within the claims appended to the present invention.

이상에서와 같이, 본 발명은 트랜치 내에 측벽스페이서를 형성하고 이것에 의해 소자분리막이 트랜치 코너부에도 형성되도록 함으로써, 트랜치 코너부에서 엣지 모트의 발생이 억제되고, 이로 인해 험프 및 역협폭효과와 같은 현상의 발생되지 않으므로 소자 신뢰성의 향상에 기여할 수 있다. As described above, the present invention forms sidewall spacers in the trenches, thereby allowing the device isolation film to be formed in the trench corner portions, thereby suppressing the generation of edge mortises in the trench corner portions, thereby reducing the effects of humps and inverse narrowing effects. Since no phenomenon occurs, it can contribute to the improvement of device reliability.

Claims (9)

반도체 기판상에 패드 산화막, 질화막 및 포토레지스트를 순차적으로 형성하여 질화막 패턴을 형성하는 단계;Sequentially forming a pad oxide film, a nitride film, and a photoresist on the semiconductor substrate to form a nitride film pattern; 상기 질화막 패턴을 마스크로 하여 상기 반도체 기판에 트랜치를 형성하는 단계;Forming a trench in the semiconductor substrate using the nitride film pattern as a mask; 상기 트랜치를 포함한 전표면에 언도프트 폴리 실리콘막을 형성하는 단계;Forming an undoped polysilicon film on the entire surface including the trench; 상기 언도프트 폴리 실리콘막을 식각하여 상기 질화막 패턴 및 상기 트랜치의 측벽에 스페이서를 형성하는 단계;Etching the undoped polysilicon layer to form a spacer on sidewalls of the nitride pattern and the trench; 상기 트랜치를 포함한 전면에 평탄화 산화막을 증착하여 상기 트랜치를 갭필링하는 단계:Gap-filling the trench by depositing a planarization oxide layer on the entire surface including the trench; 상기 산화막을 연마하여 상기 질화막 패턴 및 상기 측벽 스페이서의 일부를 노출시키는 단계;Polishing the oxide film to expose a portion of the nitride film pattern and the sidewall spacers; 상기 노출된 측벽 스페이서를 산화시키는 단계; 및Oxidizing the exposed sidewall spacers; And 상기 노출된 질화막 패턴을 식각하여 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.And etching the removed nitride film pattern to remove the exposed trench pattern. 제 1 항에 있어서,The method of claim 1, 상기 측벽 스페이서는 블랭킷 건식식각에 의해 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.The sidewall spacers are formed by a blanket dry etching method of forming a shallow trench isolation layer of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 질화막 패턴은 CHF3, CF4, O2 및 Ar가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각함에 의해 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.The nitride layer pattern is a shallow trench isolation layer forming method of a semiconductor device, characterized in that formed by dry etching using a plasma activated by the combination of CHF 3 , CF 4 , O 2 and Ar gas. 제 1 항에 있어서,The method of claim 1, 상기 측벽 스페이서는 Cl2, HBr, He, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각함에 의해 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.And the sidewall spacers are formed by dry etching using a plasma activated by a combination of Cl 2 , HBr, He, O 2, and Ar gas. 제 4 항에 있어서,The method of claim 4, wherein 상기 측벽 스페이서는 N2가스를 추가하여 건식식각되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.The sidewall spacers are dry etched by adding N2 gas. 제 4 항에 있어서,The method of claim 4, wherein 상기 측벽 스페이서는 Cl2, HBr, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각함에 의해 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.And the sidewall spacers are formed by dry etching using a plasma activated by a combination of Cl 2 , HBr, O 2, and Ar gas. 제 1 항에 있어서,The method of claim 1, 상기 측벽 스페이서는 Cl2, O2 및 Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각함에 의해 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.And the sidewall spacers are formed by dry etching using a plasma activated by a combination of Cl 2 , O 2, and Ar gas. 제 1 항에 있어서,The method of claim 1, 상기 질화막 패턴 및 상기 측벽 스페이서는 각각이 화학기계적연마에 의해 소정 두께 연마되어 상기 반도체 기판상에 잔류하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.And the nitride layer pattern and the sidewall spacers are polished to a predetermined thickness by chemical mechanical polishing and remain on the semiconductor substrate. 제 8 항에 있어서,The method of claim 8, 상기 산화단계에서 상기 잔류 측벽 스페이서는 상기 잔류 질화막 패턴의 두께 만큼 산화되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.And the remaining sidewall spacers are oxidized by the thickness of the residual nitride layer pattern in the oxidation step.
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KR930005158A (en) * 1991-08-26 1993-03-23 김광호 Manufacturing Method of Semiconductor Device
JPH0951034A (en) * 1995-05-29 1997-02-18 Fujitsu Ltd Production of semiconductor device

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