KR100650815B1 - Method of forming a field oxide layer in flash memory device - Google Patents

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Abstract

A method for manufacturing an isolation layer of a flash memory device is provided to prevent loss of a gate oxide layer by forming a protruded trench at a peripheral region. Gate oxide layers(12a,12b), a floating gate layer and a pad layer(16) are sequentially formed on a substrate(10) defined with a cell region(A) and a peripheral region(B). A trench(BT) having jawed shape for the peripheral region is formed by patterning the stacked structure. A first gap-fill insulating layer is formed on the resultant structure and performed by wet-etching to not expose the gate oxide layer. A second gap-fill insulating layer is then formed in the trench, thereby forming an isolation layer for the peripheral region.

Description

플래쉬 메모리소자의 소자분리막 형성방법{Method of forming a field oxide layer in flash memory device}Method for forming a device isolation layer of a flash memory device {Method of forming a field oxide layer in flash memory device}

도 1 내지 도 8은 본 발명에 따른 플래쉬 메모리소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다. 1 to 8 are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *

A: 셀영역 B: 주변회로영역A: cell area B: peripheral circuit area

C: 턱 18, 20: HDP 산화막C: jaw 18, 20: HDP oxide film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 소자분리막 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of forming a device isolation film of a flash memory device.

일반적으로 플래쉬 메모리소자의 사이즈가 축소됨에 따라, 소자분리막 형성공정에서 셀 영역의 소자분리막의 깊이와 주변회로 영역의 소자분리막의 깊이를 다 르게 해야 한다. In general, as the size of the flash memory device is reduced, the depth of the device isolation film in the cell region and the depth of the device isolation film in the peripheral circuit region must be different in the device isolation film forming process.

따라서 각각 상이한 깊이를 갖는 셀 영역과 주변회로 영역의 소자분리막 형성 공정시 주변회로영역의 트렌치 폭보다 좁은 폭을 갖는 셀영역의 트렌치에 캡필불량을 향상시키기 위해, 트렌치 매립용 절연막으로써 HDP 산화막을 주로 사용하게 되고, 증착(deposition)- 습식식각(wet etch)- 증착(deposition)의 방법이 사용되었다. Therefore, in order to improve cap fill defects in the trenches of the cell regions having a width smaller than the trench widths of the peripheral circuit regions, the HDP oxide film is mainly used as an insulating film for filling the trench. The method of deposition-wet etch-deposition was used.

그러나 셀 영역의 트렌치보다 깊은 깊이를 갖는 주변회로영역의 트렌치에 상기 습식식각공정이 수행되면 증착된 트렌치 매립용 절연막이 제거될 때, 인접한 게이트 산화막의 소정두께까지 제거되어 소자의 신뢰성을 저하시키게 된다. However, when the wet etching process is performed on the trench of the peripheral circuit region having a depth deeper than the trench of the cell region, when the deposited trench filling insulation layer is removed, the predetermined thickness of the adjacent gate oxide layer is removed to degrade the reliability of the device. .

따라서 각각 상이한 깊이를 갖는 셀 영역과 주변회로 영역의 소자분리막 형성 공정시 게이트 산화막의 손실을 방지할 수 있도록 하는 기술이 요구되고 있다. Accordingly, there is a demand for a technique for preventing the loss of the gate oxide film during the device isolation film forming process in the cell region and the peripheral circuit region having different depths.

상술한 문제점을 해결하기 위한 본 발명의 목적은 각각 상이한 깊이를 갖는 셀 영역과 주변회로 영역의 소자분리막 형성 공정시 게이트 산화막의 손실을 방지할 수 있도록 하는 플래쉬 메모리소자의 소자분리막 형성방법을 제공함에 있다. An object of the present invention for solving the above problems is to provide a device isolation film forming method of the flash memory device to prevent the loss of the gate oxide film during the device isolation film forming process of the cell region and the peripheral circuit region having a different depth, respectively. have.

상술한 목적을 달성하기 위한 본 발명의 사상은 셀영역 및 주변회로영역이 구분 정의된 반도체 기판 상에 게이트 산화막, 플로팅 게이트용 도전막, 패드막을 순차적으로 형성하는 단계, 상기 패드막의 소정영역에 주변회로영역의 트렌치 정의용 패턴을 형성하고, 상기 패턴을 식각 마스크로 식각공정을 수행하여, 턱의 형상이 구비된 주변회로영역용 트렌치를 형성하는 단계, 상기 결과물 상에 제1 트렌치 매립용 절연막을 형성한 후 습식식각공정을 수행하되, 상기 게이트산화막이 노출되지 않도록 까지 수행되는 단계, 상기 결과물 상에 제2 트렌치 매립용 절연막을 형성하고, 상기 트렌치 내부에만 상기 제1 및 제2 트렌치 매립용 절연막이 잔존하도록 함으로써, 주변회로용 소자분리막을 형성하는 단계를 포함한다. According to an aspect of the present invention, a gate oxide film, a floating gate conductive film, and a pad film are sequentially formed on a semiconductor substrate having a cell region and a peripheral circuit region defined therebetween. Forming a trench defining pattern of the circuit region, and etching the pattern with an etch mask to form a trench for a peripheral circuit region having a shape of a jaw, and forming an insulating film for filling the first trench on the resultant After performing a wet etching process, but not to expose the gate oxide layer, a second trench filling insulating film is formed on the resultant, and the first and second trench filling insulating films are formed only inside the trench. By remaining, a step of forming a device isolation film for the peripheral circuit.

상기 주변회로영역의 트렌치 정의용 패턴을 형성하기 전에, 상기 패드막의 소정영역에 셀영역의 트렌치 정의용 패턴을 형성하고, 상기 패턴을 식각 마스크로 식각공정을 수행하여, 셀영역의 트렌치를 형성하는 단계를 더 포함한다. Before forming the trench defining pattern of the peripheral circuit region, forming a trench defining pattern of the cell region in a predetermined region of the pad layer, and performing an etching process using the pattern as an etching mask to form a trench of the cell region. It includes more.

상기 셀영역의 트렌치 및 상기 주변회로영역의 트렌치는 서로 상이한 깊이 및 폭을 갖도록 형성된다.The trench of the cell region and the trench of the peripheral circuit region are formed to have different depths and widths.

상기 게이트 산화막은 상기 셀영역에는 저전압용 게이트 산화막이 형성되고, 상기 주변회로영역에는 고전압용 게이트 산화막이 형성된다.In the gate oxide film, a low voltage gate oxide film is formed in the cell region, and a high voltage gate oxide film is formed in the peripheral circuit region.

상기 제1 또는 제2 트렌치 매립용 절연막은 HDP 산화막이 형성되도록 한다.The insulating film for filling the first or second trenches allows an HDP oxide film to be formed.

상기 제1 트렌치 매립용 절연막은 상기 주변회로영역용 트렌치의 측벽들보다 상기 주변회로영역용 트렌치의 턱 상부에 더 많은 두께로 증착된다.The first trench filling insulating layer is deposited to a thickness greater than the sidewalls of the trench for trenches of the peripheral circuit region, and the upper portion of the trench for trenches for the peripheral circuit regions.

상기 주변회로영역용 트렌치를 형성하는 식각공정은 제1, 제2 및 제3 단계로 나누어서 진행되되, 상기 제2 단계는 제1 및 제3 단계보다 150~ 500% 높은 RF 바이어스 파워를 사용하는 식각공정이거나 또는 상기 반도체 기판의 식각공정 도중에 반도체 기판에 대한 선택비가 높은 CHF3의 가스가 사용되는 식각공정으로 수행된다.The etching process for forming the trench for the peripheral circuit region is divided into first, second, and third steps, and the second step is an etching process using an RF bias power 150 to 500% higher than the first and third steps. Process or the etching process in which a gas of CHF 3 having a high selectivity to the semiconductor substrate is used during the etching process of the semiconductor substrate.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 1 내지 도 8은 본 발명에 따른 플래쉬 메모리소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다. 1 to 8 are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to the present invention.

도 1을 참조하면, 셀영역(A) 및 주변회로영역(B)이 구분 정의된 반도체 기판 (10)상에 각 영역에 적합한 두께의 게이트 산화막을 형성한다.Referring to FIG. 1, a gate oxide film having a thickness suitable for each region is formed on a semiconductor substrate 10 in which a cell region A and a peripheral circuit region B are defined.

즉, 셀영역(A)에는 저전압용 게이트 산화막(12a)을 형성하고, 주변회로영역(B)에는 고전압용 게이트 산화막(12b)을 형성하는 데, 상기 저전압용 게이트 산화막(12a) 및 고전압용 게이트 산화막(12b)은 통상적인 고전압용 및 저전압용 게이트 산화막 형성공정을 통해 형성한다. That is, the low voltage gate oxide film 12a is formed in the cell region A, and the high voltage gate oxide film 12b is formed in the peripheral circuit region B. The low voltage gate oxide film 12a and the high voltage gate are formed. The oxide film 12b is formed through a conventional high voltage and low voltage gate oxide film forming process.

이어서, 상기 저전압용 게이트 산화막(12a) 및 고전압용 게이트 산화막(12b)이 형성된 결과물 전면에 하드마스크용 질화막(14) 및 하드마스크용 산화막(16)을 순차적으로 형성한다. Subsequently, the hard mask nitride film 14 and the hard mask oxide film 16 are sequentially formed on the entire surface of the resultant product in which the low voltage gate oxide film 12a and the high voltage gate oxide film 12b are formed.

상기 하드마스크용 질화막(14)은 300~ 1000Å정도의 두께로 형성하고, 상기 하드마스크용 산화막(16)은 200~ 600Å정도의 두께로 형성한다. The hard mask nitride film 14 is formed to a thickness of about 300 to 1000 GPa, and the hard mask oxide film 16 is formed to a thickness of about 200 to 600 GPa.

이어서, 상기 하드마스크용 산화막(16)이 형성된 셀영역(A)에 셀영역 소자분리막 정의용 포토레지스트 패턴(PR1)을 형성한다. Subsequently, a photoresist pattern PR1 for defining a cell region device isolation layer is formed in the cell region A in which the hard mask oxide layer 16 is formed.

상기 패턴(PR1)은 셀영역(A)에 소자분리막을 정의하기 위한 식각 공정시 사용될 식각마스크이고, 상기 패턴(PR1)을 통해서 주변회로영역에는 소자분리막 형성공정이 수행되지 않도록 하기위해, 상기 패턴(PR1)이 주변회로 영역(B)을 마스킹(masking)하고 있다. The pattern PR1 is an etch mask to be used in the etching process for defining the device isolation layer in the cell region A. The pattern PR1 is used to prevent the device isolation layer forming process from being performed in the peripheral circuit region through the pattern PR1. PR1 masks the peripheral circuit area B. In FIG.

도 2를 참조하면, 상기 패턴(PR1)을 식각 마스크로 상기 하드마스크용 산화막(16), 하드마스크용 질화막(14), 저전압용 게이트 산화막(12a) 및 반도체 기판(10)의 소정 깊이를 식각하여 셀영역(A)에 셀영역용 트렌치(AT)를 형성하고, 상기 패턴(PR1)을 제거하는 에싱공정을 수행한다. Referring to FIG. 2, a predetermined depth of the hard mask oxide layer 16, the hard mask nitride layer 14, the low voltage gate oxide layer 12a and the semiconductor substrate 10 are etched using the pattern PR1 as an etching mask. As a result, the trench AT for the cell region is formed in the cell region A, and an ashing process for removing the pattern PR1 is performed.

이때, 상기 패턴(PR1)은 주변회로영역을 마스킹하고 있기 때문에, 상기 트렌치 정의를 위한 식각 공정시 셀영역(A)에만 셀영역용 트렌치(AT)가 형성된다. In this case, since the pattern PR1 masks the peripheral circuit region, the trench AT for the cell region is formed only in the cell region A during the etching process for defining the trench.

상기 셀영역용 트렌치(AT)는 1000~ 2000Å 정도의 깊이를 갖는다. The cell area trench AT has a depth of about 1000 ~ 2000Å.

도 3을 참조하면, 상기 셀영역용 트렌치(AT)가 형성된 결과물 상에 주변회로영역 소자분리막 정의용 포토레지스트 패턴(PR2)을 형성한다. Referring to FIG. 3, a photoresist pattern PR2 for defining a peripheral circuit region device isolation layer is formed on a resultant product in which the cell region trench AT is formed.

도 4를 참조하면, 상기 패턴(PR2)을 식각 마스크로 상기 하드마스크용 산화막(16), 하드마스크용 질화막(14), 고전압용 게이트 산화막(12b), 반도체 기판(10)의 소정 깊이를 식각하여, 주변회로영역(B)에 주변회로영역용 트렌치(BT)를 형성한다. Referring to FIG. 4, a predetermined depth of the hard mask oxide layer 16, the hard mask nitride layer 14, the high voltage gate oxide layer 12b, and the semiconductor substrate 10 are etched using the pattern PR2 as an etching mask. The peripheral circuit region trenches BT are formed in the peripheral circuit region B. As shown in FIG.

상기 식각공정을 통해 형성된 주변회로영역용 트렌치(BT)는 턱(C)이 발생된 형태를 갖게 된다. The trench BT for the peripheral circuit region formed through the etching process has a form in which the jaw C is generated.

상기 턱(C)이 구비된 트렌치(BT)를 형성하는 식각공정은 제1, 제2 및 제3 단계로 나누어서 진행되되, 상기 제2 단계는 제1 및 제3 단계보다 150~ 500% 정도 높은 RF 바이어스 파워를 사용하는 식각공정이거나 또는 반도체 기판의 식각공정 도중에 반도체 기판에 대한 선택비가 높은 CHF3의 가스가 사용되는 식각공정이다. The etching process of forming the trench BT having the jaw C is divided into first, second and third steps, but the second step is 150 to 500% higher than the first and third steps. An etching process using RF bias power or an etching process in which a gas of CHF 3 having a high selectivity to the semiconductor substrate is used during the etching process of the semiconductor substrate.

상기 식각공정들로 인해 과도한 부산물들이 발생하는 데, 이 부산물은 상기 패턴(PR2)의 측벽에 증착되어 상기 부산물이 증착된 패턴(PR2)을 식각 마스크로 식각공정이 수행되어, 주변회로영역용 트렌치(BT)에는 턱(C)이 발생된 형태를 갖게 된다. Excessive by-products are generated due to the etching processes. The by-products are deposited on the sidewalls of the pattern PR2, and the etching process is performed using the pattern PR2 on which the by-products are deposited using an etching mask, thereby forming a trench for a peripheral circuit region. BT has a form in which the jaw C is generated.

상기 주변회로영역용 트렌치(AT)는 2050~ 5000Å 정도의 깊이를 갖는다. The peripheral circuit area trench AT has a depth of about 2050 to 5000 mW.

이어서, 상기 패턴(PR2)을 제거하는 에싱 공정을 수행한다. Subsequently, an ashing process of removing the pattern PR2 is performed.

도 5를 참조하면, 상기 트렌치(BT)가 형성된 결과물 전면에 제1 트렌치 매립용 절연막인 HDP 산화막(18)을 형성한다. Referring to FIG. 5, an HDP oxide film 18, which is an insulating film for filling a first trench, is formed on the entire surface of the resultant product in which the trench BT is formed.

상기 제1 트렌치 매립용 절연막(18)을 증착하면, 상기 셀영역용 트렌치(AT) 및 주변회로영역용 트렌치(BT)에 소정 두께 매립되는 데, 상기 주변회로영역용 트렌치(BT)의 턱(C)상부에는 주변회로영역용 트렌치(BT)의 다른 측벽들보다 더 많은 두께의 매립용 절연막이 증착된다. When the insulating film 18 for filling the first trench is deposited, a predetermined thickness is filled in the cell region trench AT and the peripheral circuit region trench BT. C) A buried insulating film having a thickness greater than that of other sidewalls of the peripheral circuit region trench BT is deposited on the upper portion.

도 6을 참조하면, 제1 트렌치 매립용 절연막(18)이 형성된 결과물 상에 습식식각공정을 수행한다. Referring to FIG. 6, a wet etching process is performed on a resultant on which the first trench filling insulating film 18 is formed.

상기 습식식각공정이 수행되면, 상기 하드마스크용 산화막(16)의 측벽에 형성되어 있던 제1 트렌치 매립용 절연막(18)이 제거되는 데, 이는 이후 상기 트렌치들에 매립될 제2 트렌치 매립용 절연막(도 7의 20)의 갭필 마진을 향상시키기 위함이다. When the wet etching process is performed, the first trench filling insulating film 18 formed on the sidewall of the hard mask oxide layer 16 is removed, which is then used to fill the trenches with the second trench filling insulating film. This is to improve the gap fill margin of (20 in Fig. 7).

본 발명의 습식식각공정에서는 상기 셀영역(A)의 저전압용 게이트 산화막(12a)이 노출되는 것이 방지되도록 하면서 동시에 상기 주변회로영역용 트렌치(BT)의 턱에 증착된 제1 트렌치 매립용 절연막(18)이 제거되지 않도록 까지 수행되어, 주변회로영역(B)의 고전압용 게이트산화막의 손실이 방지될 수 있도록 한다. In the wet etching process of the present invention, the low-voltage gate oxide film 12a of the cell region A is prevented from being exposed, and at the same time, the first trench filling insulating film deposited on the jaws of the peripheral circuit region trench BT ( 18) is carried out so that the high voltage gate oxide film in the peripheral circuit region B can be prevented from being removed.

또한, 상기 턱(C)에 증착된 제1 트렌치 매립용 절연막(18)으로 인해, 상기 습식식각 공정시 상기 고전압용 게이트 산화막(12b)이 보호되어 상기 게이트 산화막(12b)의 손실을 방지하게 된다. In addition, due to the first trench filling insulating film 18 deposited on the jaw C, the high voltage gate oxide film 12b is protected during the wet etching process to prevent the loss of the gate oxide film 12b. .

도 7을 참조하면, 상기 습식식각공정이 완료된 결과물 상에 제2 트렌치 매립용 절연막인 HDP산화막(20)을 형성한다. Referring to FIG. 7, the HDP oxide film 20, which is an insulating film for filling the second trench, is formed on the resultant product of the wet etching process.

상기 습식식각공정의 완료로 인해 측벽에 형성된 제1 트렌치 매립용 절연막이 제거된 후, 상기 제2 트렌치 매립용 절연막을 형성함으로써, 상기 형성된 트렌 치의 갭필마진이 향상된다. After the first trench filling insulating film formed on the sidewall is removed due to the completion of the wet etching process, the gap fill margin of the formed trench is improved by forming the second trench filling insulating film.

도 8을 참조하면, 상기 제2 트렌치 매립용 절연막(20)이 형성된 결과물상에 상기 하드마스크용 산화막(16)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행한다. Referring to FIG. 8, a planarization process such as a CMP process is performed until the hard mask oxide layer 16 is exposed on a resultant material on which the second trench filling insulating layer 20 is formed.

이어서, 상기 노출된 하드마스크용 산화막(16) 및 그 하부에 형성된 하드마스크용 질화막(14)을 제거하는 식각공정을 수행하여, 셀영역의 소자분리막(22) 및 주변회로영역의 소자분리막(24)을 각각 형성함으로써, 본 공정을 완료한다. Subsequently, an etching process of removing the exposed hard mask oxide layer 16 and the hard mask nitride layer 14 formed thereunder is performed to remove the device isolation layer 22 in the cell region and the device isolation layer 24 in the peripheral circuit region. ), Each step is completed.

본 발명에 의하면, 턱이 발생된 형태의 주변회로 영역용 트렌치를 형성하고, 상기 제1 트렌치 매립용 절연막이 주변회로 영역용 트렌치의 턱에 증착되도록 함으로써, 상기 트렌치 매립을 위한 습식식각 공정시 상기 고전압용 게이트 산화막이 보호되어, 각각 상이한 깊이를 갖는 셀 영역과 주변회로 영역의 소자분리막 형성 공정시 게이트 산화막의 손실을 방지할 수 있게 된다. According to the present invention, a trench for forming a peripheral circuit region having a form of a jaw is formed, and the first trench filling insulating layer is deposited on the jaw of the trench for peripheral circuit region, thereby performing the wet etching process for filling the trench. The gate oxide film for the high voltage is protected to prevent the loss of the gate oxide film during the device isolation film forming process of the cell region and the peripheral circuit region having different depths.

이상에서 살펴본 바와 같이 본 발명에 의하면, 턱이 발생된 형태의 주변회로 영역용 트렌치를 형성하고, 상기 제1 트렌치 매립용 절연막이 주변회로 영역용 트렌치의 턱에 증착되도록 함으로써, 상기 트렌치 매립을 위한 습식식각 공정시 상기 고전압용 게이트 산화막이 보호되어, 각각 상이한 깊이를 갖는 셀 영역과 주변회로 영역의 소자분리막 형성 공정시 게이트 산화막의 손실을 방지할 수 있게 되는 효과가 있다. As described above, according to the present invention, the trench is formed by forming a trench for the peripheral circuit region in which the jaw is generated, and allowing the first trench filling insulation layer to be deposited on the jaw of the trench for the peripheral circuit region. The high voltage gate oxide layer is protected during the wet etching process, so that the gate oxide layer may be prevented from being lost during the device isolation layer forming process of the cell region and the peripheral circuit region having different depths.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

Claims (7)

셀영역 및 주변회로영역이 구분 정의된 반도체 기판 상에 게이트 산화막, 플로팅 게이트용 도전막, 패드막을 순차적으로 형성하는 단계;Sequentially forming a gate oxide film, a floating gate conductive film, and a pad film on a semiconductor substrate having a cell region and a peripheral circuit region defined therein; 상기 패드막의 소정영역에 주변회로영역의 트렌치 정의용 패턴을 형성하고, 상기 패턴을 식각 마스크로 식각공정을 수행하여, 턱의 형상이 구비된 주변회로영역용 트렌치를 형성하는 단계;Forming a trench defining pattern of a peripheral circuit region in a predetermined region of the pad layer and performing an etching process using the pattern as an etching mask to form a trench for a peripheral circuit region having a shape of a jaw; 상기 결과물 상에 제1 트렌치 매립용 절연막을 형성한 후 습식식각공정을 수행하되, 상기 게이트산화막이 노출되지 않도록 까지 수행되는 단계;Performing a wet etching process after forming an insulating film for filling the first trench on the resultant, so that the gate oxide film is not exposed; 상기 결과물 상에 제2 트렌치 매립용 절연막을 형성하고, 상기 트렌치 내부에만 상기 제1 및 제2 트렌치 매립용 절연막이 잔존하도록 함으로써, 주변회로용 소자분리막을 형성하는 단계를 포함하는 플래쉬 메모리소자의 소자분리막 형성방법. Forming a second trench filling insulating film on the resultant, and allowing the first and second trench filling insulating films to remain only in the trench, thereby forming a device isolation film for peripheral circuits. Separator Formation Method. 제1 항에 있어서, 상기 주변회로영역의 트렌치 정의용 패턴을 형성하기 전에, The method of claim 1, before forming the trench defining pattern of the peripheral circuit region. 상기 패드막의 소정영역에 셀영역의 트렌치 정의용 패턴을 형성하고, 상기 패턴을 식각 마스크로 식각공정을 수행하여, 셀영역의 트렌치를 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 소자분리막 형성방법. Forming a trench defining pattern of a cell region in a predetermined region of the pad layer, and performing an etching process using the pattern as an etching mask to form a trench of the cell region. 제1 항 또는 제2 항에 있어서, 상기 셀영역의 트렌치 및 상기 주변회로영역의 트렌치는 The trench of claim 1 or 2, wherein the trench of the cell region and the trench of the peripheral circuit region are formed. 서로 상이한 깊이 및 폭을 갖도록 형성되는 플래쉬 메모리소자의 소자분리막 형성방법. A device isolation film forming method of a flash memory device formed to have a different depth and width. 제1 항에 있어서, 상기 게이트 산화막은The method of claim 1, wherein the gate oxide film 상기 셀영역에는 저전압용 게이트 산화막이 형성되고, 상기 주변회로영역에는 고전압용 게이트 산화막이 형성되는 플래쉬 메모리소자의 소자분리막 형성방법. A low voltage gate oxide film is formed in the cell region, and a high voltage gate oxide film is formed in the peripheral circuit region. 제1 항에 있어서, 상기 제1 또는 제2 트렌치 매립용 절연막은The insulating layer for filling the first or second trenches, according to claim 1, HDP 산화막이 형성되도록 하는 플래쉬 메모리소자의 소자분리막 형성방법. A device isolation film forming method of a flash memory device to form an HDP oxide film. 제1 항에 있어서, 상기 제1 트렌치 매립용 절연막은The insulating film for filling the first trenches according to claim 1, wherein 상기 주변회로영역용 트렌치의 측벽들보다 상기 주변회로영역용 트렌치의 턱 상부에 더 많은 두께로 증착되는 플래쉬 메모리소자의 소자분리막 형성방법. And forming a thickness of the upper portion of the trench for the peripheral circuit region trench over the sidewalls of the trench for the peripheral circuit region. 제1 항에 있어서, 상기 주변회로영역용 트렌치를 형성하는 식각공정은 The etching process of claim 1, wherein the etching process for forming the peripheral circuit region trench is performed. 제1, 제2 및 제3 단계로 나누어서 진행되되, 상기 제2 단계는 제1 및 제3 단계보다 150~ 500% 높은 RF 바이어스 파워를 사용하는 식각공정이거나 또는 상기 반도체 기판의 식각공정 도중에 반도체 기판에 대한 선택비가 높은 CHF3의 가스가 사용되는 식각공정으로 수행되는 플래쉬 메모리소자의 소자분리막 형성방법. The process is divided into first, second and third steps, wherein the second step is an etching process using an RF bias power of 150 to 500% higher than the first and third steps, or during the etching process of the semiconductor substrate. A method of forming a device isolation layer of a flash memory device, which is performed by an etching process using a gas of CHF 3 having a high selectivity.
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