KR100590390B1 - Method of manufacturing in flash memory devices - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 230000002093 peripheral effect Effects 0.000 claims abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000000873 masking effect Effects 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000001039 wet etching Methods 0.000 claims abstract description 5
- 230000003647 oxidation Effects 0.000 claims abstract description 4
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 13
- 230000000694 effects Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 셀 영역과 주변회로 영역으로 구분 정의된 반도체 기판 상에 패드 산화막, 제1 폴리실리콘막을 순차적으로 형성하는 단계, 상기 제1 폴리실리콘막, 패드 산화막, 반도체 기판의 소정 깊이를 패터닝하여 트렌치를 형성하고, 이 트렌치를 매립하여 셀 영역 및 주변 회로 영역의 소자분리막을 각각 형성하는 단계, 상기 결과물 전면에 제2 폴리실리콘막 및 제1 절연막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 셀 영역이 오픈되도록 상기 주변회로 영역을 마스킹하는 단계, 상기 오픈된 셀 영역 상에 상기 제1 절연막을 제거하고, 상기 주변회로 영역의 마스킹을 제거하는 단계, 상기 셀영역 상에 제2 절연막이 형성되도록 산화공정을 수행하는 단계, 상기 결과물 전면에 전면 습식 식각공정을 수행하여 상기 셀 영역의 제2 폴리실리콘막의 소정 두께를 제거하는 단계 및 상기 결과물의 제2 폴리실리콘막을 패터닝하여 플로팅 게이트 전극을 형성하는 단계를 포함한다.
The present invention relates to a method of manufacturing a flash memory device, and the idea of the present invention is to sequentially form a pad oxide film and a first polysilicon film on a semiconductor substrate defined as a cell region and a peripheral circuit region. Forming a trench by patterning a predetermined depth of a silicon film, a pad oxide film, and a semiconductor substrate, and filling the trench to form a device isolation film in a cell region and a peripheral circuit region, respectively, wherein a second polysilicon film and a first polysilicon film 1. Forming an insulating film sequentially, masking the peripheral circuit region to open the cell region of the resultant, removing the first insulating film on the open cell region, and removing the masking of the peripheral circuit region. Performing an oxidation process such that a second insulating film is formed on the cell region; Performing a wet etching process to remove a predetermined thickness of the second polysilicon film in the cell region; and patterning the resultant second polysilicon film to form a floating gate electrode.
Description
도 1 내지 도 6은 본 발명에 따른 플래쉬 메모리소자의 제조 방법을 설명하기 위한 단면도들이다.
1 to 6 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30: 반도체 기판 32: 패드 산화막30: semiconductor substrate 32: pad oxide film
34: 제1 폴리실리콘막 36: 소자분리막34: first polysilicon film 36: device isolation film
38a 및 38b: 제2 폴리실리콘막 40: 질화막38a and 38b: second polysilicon film 40: nitride film
42: 산화막 44: 패터닝된 제2 폴리실리콘막42: oxide film 44: patterned second polysilicon film
46: 제3 폴리실리콘막 48: 텅스텐 실리사이드막46: third polysilicon film 48: tungsten silicide film
50: 하드 마스크50: hard mask
A: 셀 영역 B: 주변회로 영역
A: cell area B: peripheral circuit area
본 발명은 반도체 소자의 제조방법에 관한 것으로 더욱 상세하게는 플래쉬 메모리 소자의 게이트 전극 형성방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a gate electrode of a flash memory device.
플래쉬 메모리소자의 제조방법에 있어서, 셀 영역에는 셀 영역의 소자 분리막에 적합한 높이(EFH: effective isolation height)를 가지게 되고, 주변 회로 영역에는 주변회로 영역의 소자 분리막에 적합한 높이를 가지게 되어, 셀 영역과 주변 회로 영역 간에는 단차를 가지게 된다. In the method of manufacturing a flash memory device, the cell region has an effective isolation height (EFH) suitable for the device isolation film in the cell region, and the peripheral circuit region has a height suitable for the device isolation film in the peripheral circuit region. There is a step between the circuit and the peripheral circuit area.
또한, 패턴간의 간격이 좁은 셀 영역과 셀 영역에 비해 패턴 간의 간격이 넓은 주변회로 영역에 수행되는 식각 공정시 서로 다른 식각율을 갖게 되는 로딩(loading)효과가 발생한다. In addition, there is a loading effect of having different etching rates in an etching process performed on a cell region having a narrow spacing between patterns and a peripheral circuit region having a larger spacing between patterns than a cell region.
상기 발생된 셀 영역의 소자분리막의 두께 및 주변회로 영역의 소자분리막의 두께 간에 발생된 단차 및 상기 로딩효과로 인해, 플로팅 게이트 전극 패터닝을 위한 식각 공정시 주변회로 영역에 식각 타겟(etch target)을 맞추어 진행한다. Due to the step difference between the thickness of the device isolation layer in the cell region and the thickness of the device isolation layer in the peripheral circuit region and the loading effect, an etch target is applied to the peripheral circuit region during the etching process for floating gate electrode patterning. Proceed accordingly.
그러나 상기와 같이 주변회로 영역에 식각 타겟을 맞추게 되면, 셀 영역의 플로팅 게이트전극용 제2 폴리실리콘막이 언더식각(under etch)되어 제2 폴리실리콘막의 잔존(tail profile)하게 된다. 이 제2 폴리실리콘막의 잔존은 전계의 집중을 유발하여 소자 특성 저하를 유발하는 문제점이 있다.
However, when the etching target is aligned to the peripheral circuit region as described above, the second polysilicon layer for the floating gate electrode of the cell region is under etched to leave the tail profile of the second polysilicon layer. Remaining of the second polysilicon film causes a concentration of an electric field and causes a deterioration of device characteristics.
상술한 문제점을 해결하기 위한 본 발명의 목적은 셀 영역의 소자분리막의 두께 및 주변회로 영역의 소자분리막의 두께 간에 발생된 단차 및 셀 영역 및 주변회로 간에 발생된 로딩 효과의 발생을 최소한으로 하여 소자 특성 저하를 방지할 수 있도록 하는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
An object of the present invention for solving the above problems is to minimize the occurrence of the step difference between the thickness of the device isolation film in the cell region and the thickness of the device isolation film in the peripheral circuit region and the loading effect generated between the cell region and the peripheral circuit to minimize The present invention provides a method of manufacturing a flash memory device that can prevent the degradation of characteristics.
상술한 문제점을 해결하기 위한 본 발명의 사상은 셀 영역과 주변회로 영역으로 구분 정의된 반도체 기판 상에 패드 산화막, 제1 폴리실리콘막을 순차적으로 형성하는 단계, 상기 제1 폴리실리콘막, 패드 산화막, 반도체 기판의 소정 깊이를 패터닝하여 트렌치를 형성하고, 이 트렌치를 매립하여 셀 영역 및 주변 회로 영역의 소자분리막을 각각 형성하는 단계, 상기 결과물 전면에 제2 폴리실리콘막 및 제1 절연막을 순차적으로 형성하는 단계, 상기 형성된 결과물의 셀 영역이 오픈되도록 상기 주변회로 영역을 마스킹하는 단계, 상기 오픈된 셀 영역 상에 상기 제1 절연막을 제거하고, 상기 주변회로 영역의 마스킹을 제거하는 단계, 상기 셀영역 상에 제2 절연막이 형성되도록 산화공정을 수행하는 단계, 상기 결과물 전면에 전면 습식 식각공정을 수행하여 상기 셀 영역의 제2 폴리실리콘막의 소정 두께를 제거하는 단계 및 상기 결과물의 제2 폴리실리콘막을 패터닝하여 플로팅 게이트 전극을 형성하는 단계를 포함한다. The idea of the present invention for solving the above problems is the step of sequentially forming a pad oxide film, a first polysilicon film on a semiconductor substrate divided into a cell region and a peripheral circuit region, the first polysilicon film, a pad oxide film, Forming a trench by patterning a predetermined depth of the semiconductor substrate, and filling the trench to form a device isolation film in a cell region and a peripheral circuit region, respectively, and sequentially forming a second polysilicon film and a first insulating film on the entire surface of the resultant product Masking the peripheral circuit region to open the cell region of the formed result; removing the first insulating layer on the open cell region and removing masking of the peripheral circuit region; Performing an oxidation process such that a second insulating film is formed on the substrate; The step of removing the second polysilicon film is a desired thickness of the cell area and the second patterned polysilicon film of the resultant material and a step of forming a floating gate electrode.
상기 전면 습식 식각공정을 수행하여 상기 셀 영역의 제2 폴리실리콘막이 소정 두께 제거되어 상기 주변 회로 영역의 제2 폴리실리콘막과의 단차가 최소화되는 것이 바람직하고, 상기 셀 영역의 소자분리막과 주변회로 영역의 소자분리막은 단 차를 가지는 것이 바람직하다.
Preferably, the front wet etching process removes a predetermined thickness of the second polysilicon layer of the cell region, thereby minimizing the step difference between the second polysilicon layer of the peripheral circuit region and the device isolation layer and the peripheral circuit of the cell region. The device isolation film in the region preferably has a step.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the thickness of the film and the like in the drawings are exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings mean the same elements. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 1 내지 도 6은 본 발명의 바람직한 일 실시예인 플래쉬 메모리소자의 게이트 전극 형성방법을 설명하기 위한 단면도들이다. 1 to 6 are cross-sectional views illustrating a method of forming a gate electrode of a flash memory device according to an exemplary embodiment of the present invention.
도 1을 참조하면, 실리콘 재질로 이루어진 반도체 기판(30) 전면 상부에 패드 산화막(32), 플로팅 게이트전극용 제1 폴리실리콘막(34) 및 패드 질화막(미도시)을 순차적으로 형성한다. 이때, 상기 반도체 기판(30)은 셀 영역(A)과 주변회로 영역(B)으로 구분 정의되어 있고, 각 영역에 적합한 트랜지스터가 선택적으로 형성될 수 있다. 상기 패드 질화막(미도시) 상부의 소정 영역에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 패드 질화막(미도시), 플로팅 게이트 전극용 제1 폴 리 실리콘막(34), 패드 산화막(32)을 순차적으로 식각하여 트렌치를 형성한다. 상기 형성된 트렌치를 매립하는 산화막을 형성하고, 패드 질화막(미도시)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 소자 분리막을 형성한다. 이어서, 패드 질화막(미도시)을 제거하는 식각 공정을 수행함으로써, 소자 분리막(36)의 형성을 완료한다. 상기 공정을 통해 상기 셀 영역(A)에는 셀 영역의 소자 분리막에 적합한 높이(EFH: effective isolation height)를 가지게 되고, 주변 회로 영역(B)에는 주변회로 영역의 소자 분리막에 적합한 높이를 가지게 되어, 셀 영역(A)과 주변 회로 영역(B) 간에는 단차 D를 가지게 된다. Referring to FIG. 1, a pad oxide layer 32, a
도 2를 참조하면, 상기 결과물 전면에 플로팅 게이트전극용 제2 폴리실리콘막(38a) 및 질화막(40)을 순차적으로 형성한다. 상기 형성된 플로팅 게이트전극용 제2 폴리실리콘막(38a) 및 질화막(40)에는 상기 셀 영역(A)과 주변회로 영역 간에 발생된 단차 D가 그대로 전달되어, 셀 영역(A)의 두께와 주변회로 영역(B)의 두께도 상기 단차 D를 갖게 된다. 이어서, 상기 셀 영역(A)이 오픈되도록 주변회로 영역(B)의 질화막(40)상에 포토레지스트 패턴(PR)을 형성한다. Referring to FIG. 2, a
도 3을 참조하면, 오픈된 셀 영역(A)상부에 형성된 질화막(40)을 제거하기 위해 식각공정을 수행하고, 상기 주변회로 영역(B)에 형성된 포토레지스트 패턴(PR)을 제거하는 에싱 공정 및 세정 공정을 수행하여, 주변회로 영역(B)에 형성된 질화막(40)을 노출한다. 이어서, 상기 질화막(40)이 제거된 셀 영역(B) 상부에 산화막(42)을 형성하기 위한 산화 공정을 수행한다. Referring to FIG. 3, an etching process is performed to remove the
도 4를 참조하면, 상기 결과물 전면에 전면 습식식각(blanket etch)공정을 수행하여 셀 영역(A)의 산화막(42) 및 주변회로 영역(B)의 질화막(40)을 각각 제거한다. 이때, 상기 셀 영역의 산화막(42) 하부에 위치한 제2 폴리실리콘막의 소정 두께가 식각되어, 셀 영역(A)의 제2 폴리 실리콘막의 두께와 주변 회로 영역(B)의 제2 폴리실리콘막의 두께차가 최소화된다. Referring to FIG. 4, an oxide film 42 of the cell region A and a
따라서 상기 셀 영역(A)과 주변회로 영역(B)의 각 소자 분리막의 서로 다른 높이로 인해 발생된 단차 D가 그대로 전달된 제2 폴리실리콘막(38a)은 상기 전면 습식 식각공정으로 인해 소정 두께가 제거되어 낮아진 제2 폴리실리콘막(38b)을 형성하고, 셀 영역(A)의 두께와 주변회로 영역(B)의 두께의 단차가 줄어들게 되어, 이후 플로팅 게이트전극 형성 식각 공정시 주변회로 영역에 식각 타겟을 맞추어 식각공정을 진행하여도 제2 폴리실리콘막의 잔존(Tail Profile)을 방지할 수 있게 된다. Therefore, the
또한, 패턴간의 간격이 좁은 셀 영역(A)과 셀 영역(A)에 비해 패턴 간의 간격이 넓은 주변회로 영역(B)에 수행되는 식각 공정시 서로 다른 식각율을 갖게 되는 로딩(loading)효과가 발생하는 데, 주변회로 영역에 식각 타겟을 맞추어 식각공정을 진행하여도 제2 폴리실리콘막의 잔존(Tail Profile)을 방지할 수 있게 된다. In addition, there is a loading effect of having different etching rates in an etching process performed on the cell region A having a narrower spacing between patterns and the peripheral circuit region B having a larger spacing between patterns than the cell region A. FIG. In this case, the etching process may be performed by adjusting the etching target to the peripheral circuit area to prevent the tail profile of the second polysilicon film.
도 5를 참조하면, 단차가 줄어든 상기 셀 영역(A)과 주변회로 영역(B)의 제2 폴리실리콘막(38b) 상부에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 식각하여 플로팅 게이트 전극을 형성한다. Referring to FIG. 5, after forming a photoresist pattern (not shown) on the
도 6을 참조하면, 상기 결과물 전면에 ONO 유전체막(미도시) 및 콘트롤 게이트 전극용 제3 폴리실리콘막(46), 텅스텐 실리사이드막(48) 및 하드 마스크(50)를 순차적으로 형성한 후 패터닝하여 콘트롤 게이트 전극의 형성을 완료한다. Referring to FIG. 6, an ONO dielectric layer (not shown) and a third polysilicon layer 46, a tungsten silicide layer 48, and a hard mask 50 are sequentially formed on the entire surface of the resultant and then patterned. The formation of the control gate electrode is completed.
본 발명에 의하면, 셀 영역에 형성된 산화막의 제거와 동시에 제2 폴리실리콘막의 제거로 인해, 셀 영역의 소자분리막의 두께 및 주변회로 영역의 소자분리막의 두께 간에 발생된 단차 및 셀 영역 및 주변회로 간에 발생된 로딩 효과의 발생을 최소한으로 하여 소자 특성 저하를 방지할 수 있다.
According to the present invention, due to the removal of the second polysilicon film at the same time as the removal of the oxide film formed in the cell region, the step difference between the thickness of the device isolation film in the cell region and the thickness of the device isolation film in the peripheral circuit region and between the cell region and the peripheral circuit It is possible to prevent the deterioration of device characteristics by minimizing the occurrence of the generated loading effect.
이상에서 살펴본 바와 같이 본 발명에 의하면, 셀 영역에 형성된 산화막의 제거와 동시에 제2 폴리 실리콘막의 제거로 인해, 셀 영역의 소자분리막의 두께 및 주변회로 영역의 소자 분리막의 두께 간에 발생된 단차 및 셀 영역 및 주변회로 간에 발생된 로딩 효과의 발생을 최소한으로 하여 소자 특성 저하를 방지할 수 있는 효과가 있다. As described above, according to the present invention, the step and the cell generated between the thickness of the device isolation film in the cell region and the thickness of the device isolation film in the peripheral circuit region due to the removal of the second polysilicon film simultaneously with the removal of the oxide film formed in the cell region. There is an effect that can prevent the deterioration of device characteristics by minimizing the occurrence of the loading effect generated between the region and the peripheral circuit.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030077492A KR100590390B1 (en) | 2003-11-04 | 2003-11-04 | Method of manufacturing in flash memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030077492A KR100590390B1 (en) | 2003-11-04 | 2003-11-04 | Method of manufacturing in flash memory devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050042863A KR20050042863A (en) | 2005-05-11 |
| KR100590390B1 true KR100590390B1 (en) | 2006-06-15 |
Family
ID=37243695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030077492A KR100590390B1 (en) | 2003-11-04 | 2003-11-04 | Method of manufacturing in flash memory devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100590390B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598990B1 (en) * | 2005-06-29 | 2006-07-12 | 주식회사 하이닉스반도체 | Forming process for interlayer dielectric of semiconductor device |
-
2003
- 2003-11-04 KR KR1020030077492A patent/KR100590390B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050042863A (en) | 2005-05-11 |
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110526 Year of fee payment: 6 |
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