KR20070076625A - Method for fabricating a semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to prevent residues on a boundary of a cell region and a peripheral region by forming a gate after an oxide layer, a nitride layer, a dielectric, and a second conductive layer are formed. A semiconductor substrate(100) where a cell region and a peripheral region are defined is provided. The semiconductor substrate of the peripheral region is etched in a predetermined thickness. A first conductor(104) is formed on an upper portion of the etched semiconductor substrate so that a step from the cell region is not generated. An oxide layer(106), a nitride layer(108), a dielectric(110), and a second conductive layer(112) are sequentially formed on an upper portion of the whole structure. A gate etching process is performed to form a gate.

Description

반도체 소자의 제조 방법{Method for fabricating a semiconductor device}Method for fabricating a semiconductor device

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도 이다.1A to 1D are cross-sectional views of a semiconductor device illustrating a process of manufacturing the semiconductor device according to the embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100 : 반도체기판 102 : 터널 산화막          100 semiconductor substrate 102 tunnel oxide film

104 : 제 1 폴리실리콘막 106 : 산화막          104: first polysilicon film 106: oxide film

108 : 질화막 110 : 유전체막   108: nitride film 110: dielectric film

112 : 제 2 폴리실리콘막 114 : 하드마스크막   112: second polysilicon film 114: hard mask film

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 셀 영역과 주변회로 영역 간의 단차를 미리 제거시킨 후, SANOS 또는 SONOS 구조의 게이트 형성공정 실시함으로써 디바이스의 전기적 특성을 개선하기 위한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, a method of manufacturing a semiconductor device for improving electrical characteristics of a device by removing a step between a cell region and a peripheral circuit region in advance and then performing a gate forming process of a SANOS or SONOS structure. It is about.

최근, 반도체 디바이스의 디자인 룰(Design Rule)이 작아짐에 따라 셀과 셀간의 간섭현상은 동일 프로그램(Program)/지우기(Erase) 바이어스(Bias)에 더욱 민 감한 영향을 끼치게 되며, 공정 마진 또한 반도체 기판의 활성영역 상부에 플로팅게이트용 폴리실리콘막을 형성하는 단계에서 장비의 한계를 넘어서는 기술이 필요하게 되었다.Recently, as the design rule of a semiconductor device is reduced, the interference between cells has a more sensitive effect on the same program / erase bias, and the process margin is also increased. In order to form a polysilicon film for a floating gate on top of an active region of the technology that goes beyond the limit of the equipment is required.

따라서, 최근 낸드 플래시 메모리 소자의 제조 방법에 있어서, 패터닝을 통해 플로팅 게이트를 형성하던 종래 기술 대신, 패터닝 공정이 필요하지 않고, 유전체막을 고유전물질(High K)을 사용하여 게이트를 형성하는 방법이 사용되고 있다. Therefore, in the method of manufacturing a NAND flash memory device, a patterning process is not required, instead of the conventional technique of forming a floating gate through patterning, and a method of forming a gate using a high dielectric material (High K) is used. It is used.

특히, 상기 고유전물질 중 알루미늄 산화막(Al2O3)을 사용하여 반도체 기판, 터널산화막, 질화막, 알루미늄산화막 및 폴리실리콘막을 포함한 게이트 형성구조를 SANOS 구조라 하고, 상기 알루미늄산화막 대신 산화막을 사용한 게이트 형성구조를 SONOS 구조라 한다.Particularly, a gate forming structure including a semiconductor substrate, a tunnel oxide film, a nitride film, an aluminum oxide film, and a polysilicon film using an aluminum oxide film (Al 2 O 3 ) among the high dielectric materials is called a SANOS structure, and a gate formation using an oxide film instead of the aluminum oxide film is performed. The structure is called the SONOS structure.

일례로 SANOS 구조의 반도체 소자 제조 공정을 간략히 설명하면, 반도체 기판 상부에 터널산화막, 플로팅게이트용 질화막, 알루미늄 산화막(Al2O3), 컨트롤게이트용 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막을 형성한다. 하드마스크막 상부에 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 텅스텐실리사이드막, 폴리실리콘막, 알루미늄 산화막 및 질화막을 순차적으로 식각하여 게이트를 형성한다.As an example, a semiconductor device manufacturing process having a SANOS structure will be briefly described. A tunnel oxide film, a floating gate nitride film, an aluminum oxide film (Al 2 O 3 ), a control gate polysilicon film, a tungsten silicide film, and a hard mask film are formed on a semiconductor substrate. do. After forming a photoresist pattern on the hard mask layer, a gate is formed by sequentially etching a tungsten silicide layer, a polysilicon layer, an aluminum oxide layer, and a nitride layer using the photoresist pattern as a mask.

그러나, 전술한 바와 같은, SANOS 또는 SONOS 구조의 반도체 소자 제조에 있어서, 반도체 기판의 주변회로 영역이 셀 영역 보다 단차가 높음으로 인해, SANOS 또는 SONOS 구조의 게이트 형성을 위한 게이트 식각공정 및 세정공정 진행시, 셀 영역 및 주변회로 영역의 경계에 잔류물(Residue)이 남게되어 반도체 디바이스의 전기적 특성이 저하되는 문제점이 있다.However, in the semiconductor device fabrication of the SANOS or SONOS structure, as described above, the peripheral circuit area of the semiconductor substrate has a higher step height than the cell area, so that the gate etching process and the cleaning process for forming the gate of the SANOS or SONOS structure are performed. In this case, a residue remains at the boundary between the cell region and the peripheral circuit region, thereby deteriorating electrical characteristics of the semiconductor device.

본 발명의 목적은 셀 영역과 주변회로 영역 간의 단차를 미리 제거시킨 후, SANOS 또는 SONOS 구조의 게이트 형성공정을 실시함으로써 게이트 식각공정 및 세정공정 진행시, 셀 영역과 주변회로 영역의 경계에 잔류물(Residue)이 남게되는 문제를 해결하여 반도체 디바이스의 전기적 특성을 개선하기 위한 반도체 소자의 제조 방법을 제공함에 있다.An object of the present invention is to remove the step between the cell region and the peripheral circuit region in advance, and then perform a gate forming process of a SANOS or SONOS structure to retain residues at the boundary between the cell region and the peripheral circuit region during the gate etching process and the cleaning process. The present invention provides a method of manufacturing a semiconductor device for improving the electrical characteristics of a semiconductor device by solving a problem in which residuals remain.

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 셀 영역과 주변회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 주변회로 영역의 반도체 기판을 소정두께 식각하는 단계; 상기 셀 영역과 단차가 발생되지 않도록 상기 식각된 반도체 기판 상부에 제 1 도전막을 형성하는 단계; 및 전체구조상부에 산화막, 질화막, 유전체막 및 제 2 도전막을 순차적으로 형성한 후, 게이트 식각공정을 실시하여 게이트를 형성하는 단계를 포함한다.According to one or more exemplary embodiments, a method of manufacturing a semiconductor device includes: providing a semiconductor substrate in which a cell region and a peripheral circuit region are determined; Etching a semiconductor substrate in the peripheral circuit region by a predetermined thickness; Forming a first conductive layer on the etched semiconductor substrate so that a step is not generated from the cell region; And sequentially forming an oxide film, a nitride film, a dielectric film, and a second conductive film on the entire structure, and then performing a gate etching process to form a gate.

본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 셀 영역과 주변회로 영역 및 정렬키 형성 영역이 확정된 반도체 기판이 제공되는 단계; 상기 정렬키 형성시 상기 주변회로 영역의 반도체 기판을 소정두께 식각하는 단계; 상기 셀 영역과 단차가 발생되지 않도록 상기 식각된 반도체 기판 상부에 제 1 도전막을 형성하는 단계; 및 전체구조상부에 산화막, 질화막, 유전체막 및 제 2 도전막을 순차 적으로 형성한 후, 게이트 식각공정을 실시하여 게이트를 형성하는 단계를 포함한다. 상기 주변회로 영역의 반도체 기판은 300 내지 700 Å 의 두께로 식각한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: providing a semiconductor substrate in which a cell region, a peripheral circuit region, and an alignment key forming region are determined; Etching a semiconductor substrate in the peripheral circuit region by a predetermined thickness when forming the alignment key; Forming a first conductive layer on the etched semiconductor substrate so that a step is not generated from the cell region; And sequentially forming an oxide film, a nitride film, a dielectric film, and a second conductive film on the entire structure, and then performing a gate etching process to form a gate. The semiconductor substrate in the peripheral circuit region is etched to a thickness of 300 to 700 Å.

상기 제 1 도전막은 폴리실리콘 또는 산화막을 단독 혹은 적층하여 형성한다. 상기 유전체막은 Al2O3 를 포함한 고유전물질로 형성한다. 상기 제 2 도전막은 폴리실리콘, 산화막 또는 하드마스크막을 단독 혹은 적층하여 형성한다.The first conductive film is formed by solely or laminating a polysilicon or oxide film. The dielectric film is formed of a high dielectric material including Al 2 O 3 . The second conductive film is formed by solely or laminating a polysilicon, an oxide film or a hard mask film.

상기 유전체막 및 제 2 도전막을 형성하는 단계에 있어서, 상기 유전체막 형성 후, 주변회로 영역의 일부를 식각하여 콘택홀을 형성하는 단계를 더 포함한다.The forming of the dielectric layer and the second conductive layer may further include forming a contact hole by etching a part of the peripheral circuit region after forming the dielectric layer.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이며, SANOS 또는 SONOS 구조 중 특히, SANOS 구조의 반도체 소자를 일례로 설명한다.1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an exemplary embodiment of the present invention, and a semiconductor device having a SANOS structure, in particular, a SANOS or SONOS structure, will be described as an example.

도 1a를 참조하면, 셀 영역(Cell Area)과 주변회로 영역(Peri Area)이 구분되어진 반도체 기판(100)이 제공되어 지면, 셀 영역을 차단한 채 주변회로 영역의 반도체 기판(100)을 소정깊이 식각한다.Referring to FIG. 1A, when a semiconductor substrate 100 in which a cell area and a peripheral circuit area are divided is provided, the semiconductor substrate 100 of the peripheral circuit area may be predetermined while the cell area is blocked. Etch deeply.

주변회로 영역의 반도체 기판(100)을 식각하는 방법의 일례로, 플래시 메모리 제조공정은 반도체 기판(100)의 액티브 영역 형성 전, 웰(Well) 형성공정을 선행하고 있으며, 이때의 임플란트(Implant) 공정 마진과 액티브 영역 간의 오버랩 마진을 위해 반도체 기판(100)을 소정깊이 식각하여 정렬 키(Alignment key)를 형 성하는 공정을 수행하는데, 정렬 키 형성시 주변회로 영역의 반도체 기판(100)을 식각한다.As an example of a method of etching the semiconductor substrate 100 in the peripheral circuit region, a flash memory manufacturing process precedes a well forming process before forming an active region of the semiconductor substrate 100, and at this time, an implant The semiconductor substrate 100 is etched by a predetermined depth to form an alignment key for the overlap margin between the process margin and the active region. When the alignment key is formed, the semiconductor substrate 100 in the peripheral circuit region is etched. do.

여기서, 주변회로 영역의 반도체 기판(100)의 식각두께는 300 내지 700 Å 이며, 보다 바람직하게, 500 Å 정도 식각한다.Here, the etching thickness of the semiconductor substrate 100 in the peripheral circuit region is 300 to 700 kPa, more preferably, about 500 kPa.

도 1b를 참조하면, 전체구조상부에 터널산화막(102) 및 제 1 폴리실리콘막(104)을 순차적으로 형성한다.Referring to FIG. 1B, the tunnel oxide film 102 and the first polysilicon film 104 are sequentially formed on the entire structure.

도 1c를 참조하면, 주변회로 영역은 차단한 채, 셀 영역의 제 1 폴리실리콘막(104) 및 터널산화막(102)을 식각하여 셀 영역과 주변회로 영역간에 표면 단차가 발생되지 않게 한다. 이때, 도면상 셀 영역의 반도체 기판(100) 상부에는 터널산화막(102)이 완전히 제거된 것으로 도시되어 있으나, 반도체 기판(100) 상부에 소량의 터널산화막(102)을 잔류시키는 것이 바람직하다.Referring to FIG. 1C, the first polysilicon film 104 and the tunnel oxide film 102 of the cell region are etched while the peripheral circuit region is blocked to prevent surface step between the cell region and the peripheral circuit region. In this case, although the tunnel oxide film 102 is completely removed from the upper portion of the semiconductor substrate 100 in the cell region, it is preferable to leave a small amount of the tunnel oxide layer 102 on the semiconductor substrate 100.

도 1d를 참조하면, 전체구조상부에 산화막(106), 질화막(108), 유전체막(110)을 형성한다. 다음, 주변회로 영역의 유전체막(110), 질화막(108) 및 산화막(106)의 소정영역을 식각하여 제 1 폴리실리콘막(104)을 노출시키는 콘택홀을 형성한 후, 전체구조상부에 컨트롤게이트용 제 2 폴리실리콘막(112) 및 하드마스크막(114)을 순차적으로 형성하여 SANOS 구조를 형성한다. 이때, 상기 제 2 폴리실리콘막(112)은 주변회로 영역의 콘택홀을 통해 제 1 폴리실리콘막(104)과 연결된다. 유전체막(110)은 알루미늄 산화막(Al2O3)을 포함한 고유전물질로 형성하는 것이 바람직하다. 또한, 하드마스크막(114)은 옥사이드(Oxide)로 형성하는 것이 바람직하다. 다음, 하드마스크막(114) 상부에 게이트 식각공정을 실시하기 위한 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 마스크로 하드마스크막(114), 제 2 폴리실리콘막(112), 유전체막(110)을 순차적으로 식각하여 질화막(108)을 노출시킨다. 보다 상세하게, 하드마스크막(114) 식각은 옥사이드 챔버(Oxide Chamber)에서 진행하고, 하드마스크막(114) 식각이 완료되면, 감광막 패턴(미도시)을 제거한 후 클리닝 공정을 실시한다. 다음, 식각된 하드마스크막(114)을 마스크로, 제 2 폴리실리콘막(112)을 식각하여 유전체막(110)을 노출시킨다. 노출된 유전체막(106)은 BCl3, Cl2 및 Ar 혼합가스를 이용하여 식각하여 질화막(108)을 노출시킨 후, 산화막(106)을 제거하여 반도체 기판(100)의 소정영역을 노출시킴으로써 셀 영역에 SANOS 구조의 게이트를 형성한다.Referring to FIG. 1D, an oxide film 106, a nitride film 108, and a dielectric film 110 are formed over the entire structure. Next, a predetermined hole of the dielectric film 110, the nitride film 108, and the oxide film 106 in the peripheral circuit region is etched to form a contact hole exposing the first polysilicon film 104, and then the control is over the entire structure. The second polysilicon layer 112 and the hard mask layer 114 for the gate are sequentially formed to form a SANOS structure. In this case, the second polysilicon film 112 is connected to the first polysilicon film 104 through a contact hole in the peripheral circuit region. The dielectric film 110 may be formed of a high dielectric material including an aluminum oxide film (Al 2 O 3 ). In addition, the hard mask film 114 is preferably formed of oxide (Oxide). Next, after the photoresist pattern (not shown) is formed on the hard mask layer 114 to perform a gate etching process, the hard mask layer 114 and the second polysilicon layer are formed using the photoresist pattern (not shown) as a mask. 112, the dielectric film 110 is sequentially etched to expose the nitride film 108. More specifically, the etching of the hard mask film 114 is performed in an oxide chamber, and when the etching of the hard mask film 114 is completed, the cleaning process is performed after removing the photoresist pattern (not shown). Next, the second polysilicon layer 112 is etched using the etched hard mask layer 114 as a mask to expose the dielectric layer 110. The exposed dielectric film 106 is etched using BCl 3 , Cl 2, and Ar mixed gas to expose the nitride film 108, and then the oxide film 106 is removed to expose a predetermined region of the semiconductor substrate 100. A gate of SANOS structure is formed in the region.

전술한 바와 같이, 본 발명은 셀 영역과 주변회로 영역의 경계에 잔류물(Residue)이 남지 않게 하여 반도체 디바이스의 전기적 특성을 개선시킬 수 있다.As described above, the present invention can improve the electrical characteristics of the semiconductor device by leaving no residue at the boundary between the cell region and the peripheral circuit region.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.Although the present invention has been described with reference to the embodiments illustrated in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명은 미리 셀 영역과 주변회로 영역 간에 단차가 발생되지 않게 한 후, SANOS 또는 SONOS 구조의 게이트 형성공정을 실시함으로써 게이트 식각공정 및 세정공정 진행시, 셀 영역과 주변회로 영역의 경계에 잔류물(Residue)이 남는 문제를 해결하여 반도체 디바이스의 전기적 특성을 개선시킬 수 있다.According to the present invention, a step is formed in advance between a cell region and a peripheral circuit region, and then a gate forming process having a SANOS or SONOS structure is performed, and thus residues at the boundary between the cell region and the peripheral circuit region during the gate etching process and the cleaning process are performed. Solving the remaining problem can improve the electrical characteristics of the semiconductor device.

Claims (7)

셀 영역과 주변회로 영역이 확정된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate in which a cell region and a peripheral circuit region are determined; 상기 주변회로 영역의 반도체 기판을 소정두께 식각하는 단계;Etching a semiconductor substrate in the peripheral circuit region by a predetermined thickness; 상기 셀 영역과 단차가 발생되지 않도록 상기 식각된 반도체 기판 상부에 제 1 도전막을 형성하는 단계;Forming a first conductive layer on the etched semiconductor substrate so that a step is not generated from the cell region; 전체구조상부에 산화막, 질화막, 유전체막 및 제 2 도전막을 순차적으로 형성한 후, 게이트 식각공정을 실시하여 게이트를 형성하는 단계;Sequentially forming an oxide film, a nitride film, a dielectric film, and a second conductive film on the entire structure, and then performing a gate etching process to form a gate; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 셀 영역과 주변회로 영역 및 정렬키 형성 영역이 확정된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate in which a cell region, a peripheral circuit region, and an alignment key forming region are determined; 상기 정렬키 형성시 상기 주변회로 영역의 반도체 기판을 소정두께 식각하는 단계;Etching a semiconductor substrate in the peripheral circuit region by a predetermined thickness when forming the alignment key; 상기 셀 영역과 단차가 발생되지 않도록 상기 식각된 반도체 기판 상부에 제 1 도전막을 형성하는 단계;Forming a first conductive layer on the etched semiconductor substrate so that a step is not generated from the cell region; 전체구조상부에 산화막, 질화막, 유전체막 및 제 2 도전막을 순차적으로 형성한 후, 게이트 식각공정을 실시하여 게이트를 형성하는 단계;Sequentially forming an oxide film, a nitride film, a dielectric film, and a second conductive film on the entire structure, and then performing a gate etching process to form a gate; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 주변회로 영역의 반도체 기판은 300 내지 700 Å 의 두께로 식각하는 반도체 소자의 제조 방법.The semiconductor substrate of the peripheral circuit region is etched to a thickness of 300 to 700 로 semiconductor device manufacturing method. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 1 도전막은 폴리실리콘 또는 산화막을 단독 혹은 적층하여 형성하는 반도체 소자의 제조 방법.The first conductive film is a method for manufacturing a semiconductor device formed by laminating or laminating a polysilicon or an oxide film alone. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 유전체막은 Al2O3 를 포함한 고유전물질로 형성하는 반도체 소자의 제조 방법.The dielectric film is a semiconductor device manufacturing method of forming a high dielectric material containing Al 2 O 3 . 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 2 도전막은 폴리실리콘, 산화막 또는 하드마스크막을 단독 혹은 적층하여 형성하는 반도체 소자의 제조 방법.The second conductive film is a method for manufacturing a semiconductor device, which is formed by solely or laminating a polysilicon, an oxide film or a hard mask film. 제 1 항에 있어서,The method of claim 1, 상기 유전체막 및 제 2 도전막을 형성하는 단계에 있어서,In the step of forming the dielectric film and the second conductive film, 상기 유전체막 형성 후, 주변회로 영역의 일부를 식각하여 콘택홀을 형성하 는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a contact hole by etching a portion of the peripheral circuit region after the dielectric film is formed.
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* Cited by examiner, † Cited by third party
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