KR100948476B1 - Method of manufacturing a flash memory device - Google Patents

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Abstract

본 발명은 셀 영역 및 주변 영역을 포함하며 터널 절연막, 전하 저장막, 블로킹막, 콘트롤 게이트용 도전막 및 하드 마스크막가 형성된 반도체 기판이 제공되는 단계, 셀 영역 및 주변 영역의 하드 마스크막 및 콘트롤 게이트용 도전막을 워드라인과 게이트 라인 형태로 패터닝 하는 제1 식각 공정을 실시하는 단계, 셀 영역 중 메모리 셀 영역의 블로킹막 및 전하 저장막을 패터닝하는 제2 식각 공정을 실시하는 단계, 셀 영역 중 셀렉트 영역 및 주변 영역의 블로킹막 및 전하 저장막을 패터닝 하는 제3 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.The present invention provides a semiconductor substrate including a cell region and a peripheral region, the semiconductor substrate including a tunnel insulating film, a charge storage film, a blocking film, a conductive film for a control gate and a hard mask film, a hard mask film and a control gate in the cell region and a peripheral region. Performing a first etching process for patterning a conductive film for a word line and a gate line, performing a second etching process for patterning a blocking film and a charge storage film of a memory cell region in a cell region, and a select region in a cell region And performing a third etching process for patterning the blocking film and the charge storage film in the peripheral region.

플래시, 메모리 셀 영역, 식각, 식각 잔류물, 주변 영역, 셀렉트 영역 Flash, Memory Cell Area, Etch, Etch Residue, Peripheral Area, Select Area

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 106 : 터널 절연막104: first conductive film 106: tunnel insulating film

108 : 전하 저장막 110 : 블로킹막108: charge storage film 110: blocking film

112 : 장벽막 114 : 제2 도전막112: barrier film 114: second conductive film

116 : 금속막 118 : 캐핑막116 metal film 118 capping film

120 : 제1 하드 마스크막 122 : 제2 하드 마스크막120: first hard mask film 122: second hard mask film

124 : 반사 방지막 125 : 제1 포토레지스트막 패턴124: antireflection film 125: first photoresist film pattern

126 : 제2 포토레지스트막 패턴 127 : 제3 포토레지스트막 패턴126: second photoresist film pattern 127: third photoresist film pattern

128 : 제4 포토레지스트막 패턴128: fourth photoresist film pattern

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 패터닝 공정 시 셀 영역과 주변 영역 간에 식각 잔류물이 발생하지 않도록 하는 플래시 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device such that an etching residue does not occur between a cell region and a peripheral region during a gate patterning process.

일반적으로, 플래시 메모리 소자는 크게 셀 영역과 주변 영역으로 구분될 수 있다. 셀 영역에는 다수개의 메모리 셀(cell) 들 및 셀렉트 트랜지스터들(select transistor)을 포함하고, 주변 영역에는 다수개의 트랜지스터들을 포함한다. 메모리 셀 들에는 데이터가 저장되며, 셀렉트 트랜지스터들은 다수의 메모리 셀 들의 양단에 형성되어 채널의 전압을 제어한다. 주변 영역에 형성된 트랜지스터는 고전압 및 저전압을 전달하는 역할을 한다. In general, a flash memory device may be classified into a cell region and a peripheral region. The cell region includes a plurality of memory cells and select transistors, and the peripheral region includes a plurality of transistors. Data is stored in the memory cells, and select transistors are formed across the plurality of memory cells to control the voltage of the channel. Transistors formed in the peripheral region serve to transfer high voltage and low voltage.

플래시 메모리 소자의 배열에서, 주변 영역의 트랜지스터들은 셀 영역의 소자들보다 높은 전압을 제어하기 때문에 트랜지스터들 간의 간격이 셀 영역의 소자들보다 넓다. 한편, 반도체 소자의 집적도가 증가함에 따라 소자 간의 간격은 더욱 좁아지게 되었고, 특히 셀 영역의 메모리 셀 들의 간격이 매우 가까워졌다.In an array of flash memory devices, the spacing between transistors is wider than the devices in the cell region because the transistors in the peripheral region control a higher voltage than the devices in the cell region. On the other hand, as the degree of integration of semiconductor devices increases, the spacing between devices becomes narrower, and in particular, the spacing of memory cells in the cell region is very close.

플래시 메모리 소자의 간격이 좁아짐에 따라 게이트를 패터닝하기 위한 식각 공정이 매우 어려워지고 있다. 소자 간의 간격이 좁은 영역은 간격이 넓은 영역에 비해 상대적으로 식각 속도가 느리다. 이에 따라, 셀 영역 및 주변 영역의 게이트 패터닝 공정을 동시에 실시하면 주변 영역의 패터닝이 완수되더라도 간격이 좁은 셀 영역에서는 잔류물이 존재할 수 있다. 이러한 잔류물들은 후속 정션(junction) 을 형성하기 위한 이온주입 공정 시, 이온주입의 깊이가 잔류물의 두께에 따라 달라질 수 있고, 정션이 형성되지 않을 수도 있다. As the spacing of flash memory devices becomes smaller, the etching process for patterning the gate becomes very difficult. Areas with narrow spacing between devices are slower in etching than areas with wide spacing. Accordingly, when the gate patterning process of the cell region and the peripheral region is simultaneously performed, residues may exist in the narrow cell region even when the patterning of the peripheral region is completed. These residues may have a depth of ion implantation depending on the thickness of the residue, and a junction may not be formed in the ion implantation process to form subsequent junctions.

만약, 이러한 문제점을 감안하여, 정션 형성을 위한 이온주입 공정 시 불순물의 농도 또는 주입 에너지를 높여 정션의 깊이를 깊게 형성하면, 누설전류(leakage current)가 발생할 수 있다.In view of such a problem, in the ion implantation process for forming the junction, if the depth of the junction is deeply formed by increasing the concentration of the impurity or the implantation energy, a leakage current may occur.

본 발명은 게이트 패터닝 공정 시, 제1 패터닝 공정으로 셀 영역 및 주변 영역의 콘트롤 게이트용 도전막 까지 패터닝 공정을 실시하고, 제2 식각 공정으로 셀 영역의 메모리 셀 영역을 패터닝하고, 제2 패터닝 공정으로 셀 영역의 셀렉트 트랜지스터 영역을 패터닝 한 후, 제3 패터닝 공정으로 주변 영역의 트랜지스터 영역을 패터닝 하여 셀 영역 및 주변 영역에 식각 잔류물이 발생하지 않도록 하여, 정션을 용이하게 형성하도록 한다. In the gate patterning process, a patterning process is performed up to a control gate conductive film in a cell region and a peripheral region using a first patterning process, patterning a memory cell region of a cell region using a second etching process, and a second patterning process. After patterning the select transistor region of the cell region, the transistor region of the peripheral region is patterned by a third patterning process so that etching residues do not occur in the cell region and the peripheral region, thereby easily forming a junction.

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀 영역 및 주변 영역을 포함하며 터널 절연막, 전하 저장막, 블로킹막, 콘트롤 게이트용 도전막 및 하드 마스크막가 형성된 반도체 기판이 제공된다. 셀 영역 및 주변 영역의 하드 마스크막 및 콘트롤 게이트용 도전막을 워드라인과 게이트 라인 형태로 패터닝 하는 제1 식각 공정을 실시한다. 셀 영역 중 메모리 셀 영역의 블로킹막 및 전하 저장막 을 패터닝하는 제2 식각 공정을 실시한다. 셀 영역 중 셀렉트 영역 및 주변 영역의 블로킹막 및 전하 저장막을 패터닝 하는 제3 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and includes a semiconductor substrate including a cell region and a peripheral region, in which a tunnel insulation film, a charge storage film, a blocking film, a conductive film for a control gate, and a hard mask film are formed. A first etching process is performed to pattern the hard mask film and the control gate conductive film in the cell region and the peripheral region in the form of a word line and a gate line. A second etching process of patterning the blocking film and the charge storage film of the memory cell area in the cell area is performed. And a third etching process for patterning the blocking film and the charge storage film of the select region and the peripheral region of the cell region.

제1 식각 공정은, 주변 영역의 반도체 기판과 터널 절연막 사이에는 게이트 절연막 패턴 및 도전막 패턴이 더 형성되는 단계를 포함하며, 제3 식각 공정을 실시한 이후에, 주변 영역의 도전막 패턴 및 게이트 절연막 패턴을 패터닝 하는 단계를 포함한다. The first etching process may further include forming a gate insulating film pattern and a conductive film pattern between the semiconductor substrate and the tunnel insulating film in the peripheral region. After performing the third etching process, the conductive film pattern and the gate insulating film in the peripheral region may be formed. Patterning the pattern.

하드 마스크막은 TEOS막, 카본막 및 반사 방지막의 적층 구조로 형성하고, 제1 내지 제4 식각 공정은 건식 식각 공정으로 실시한다. The hard mask film is formed in a laminated structure of a TEOS film, a carbon film, and an antireflection film, and the first to fourth etching processes are performed by a dry etching process.

제2 식각 공정은, 제1 식각 공정이 수행된 반도체 기판상에 메모리 셀 영역이 개방된 제1 포토레지스트막 패턴을 형성한다. 제1 포토레지스트막 패턴에 따라 메모리 셀 영역의 유전체막 및 터널 절연막을 패터닝 하는 단계를 포함한다. In the second etching process, a first photoresist layer pattern in which a memory cell region is opened is formed on a semiconductor substrate on which the first etching process is performed. Patterning the dielectric film and the tunnel insulating film in the memory cell region according to the first photoresist film pattern.

제3 식각 공정은, 제2 식각 공정이 수행된 반도체 기판상에 셀렉트 영역이 개방된 제2 포토레지스트막 패턴을 형성한다. 제2 포토레지스트막 패턴에 따라 셀렉트 영역의 유전체막 및 터널 절연막을 패터닝 하는 단계를 포함한다. In the third etching process, the second photoresist layer pattern may be formed on the semiconductor substrate on which the second etching process is performed. Patterning the dielectric film and the tunnel insulating film of the select region according to the second photoresist film pattern.

제2 포토레지스트막 패턴은 셀렉트 영역 및 주변 영역이 개방된 패턴을 가지며, 제3 식각 공정 시, 셀렉트 영역 및 주변 영역을 패터닝 하는 단계를 포함한다.The second photoresist layer pattern has a pattern in which the select region and the peripheral region are open, and patterning the select region and the peripheral region during the third etching process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various other forms, and only the present embodiments make the disclosure of the present invention complete and the scope of the invention to those skilled in the art. It is provided to inform you completely.

도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

도 1a를 참조하면, 반도체 기판(100)상에 이온주입 공정을 실시하여 웰(well : 100a) 영역을 형성한다. 웰은 셀 영역과 주변 영역에 형성하는 공정이 다른데, 셀 영역에는 TNW(triple N well)을 먼저 형성하고 TNW 영역 내에 PW(P well)을 형성한다. 주변 영역에는 트랜지스터에 인가될 전압 레벨에 따라 TNW, NW(N well) 및 PW을 형성한다. Referring to FIG. 1A, a well region 100a is formed by performing an ion implantation process on a semiconductor substrate 100. The wells are formed in a cell region and a peripheral region differently. In the cell region, a triple N well (TNW) is formed first, and a PW (P well) is formed in the TNW region. TNW, NW (N well), and PW are formed in the peripheral region according to the voltage level to be applied to the transistor.

웰(100a)이 형성된 반도체 기판(100) 상에 주변영역의 트랜지스터를 형성하기 위한 게이트 절연막(102) 및 제1 도전막(104)을 형성한다. 게이트 절연막(102)은 산화막으로 형성하는 것이 바람직하고, 제1 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하다. 제1 도전막(104) 상에 셀 영역이 개방된 마스크막 패턴(미도시)을 형성하고, 마스크막 패턴(미도시)에 따라 식각 공정을 실시하여 제1 도전막(104) 및 게이트 절연막(102)을 패터닝 하고, 마스크막 패턴(미도시)을 제거한다. 이로써, 주변 영역에만 게이트 절연막(102) 및 제1 도전막(104)을 잔류시키고 셀 영역은 반도체 기판(100)이 노출된다. 이는, MANOS 제조 공정에서 실시되는 과정으로써, 일반 플래시 소자에서는 게이트 절연막(102) 및 제1 도전막(104)을 생략가능하다.A gate insulating layer 102 and a first conductive layer 104 are formed on the semiconductor substrate 100 on which the wells 100a are formed to form transistors in the peripheral region. The gate insulating film 102 is preferably formed of an oxide film, and the first conductive film 104 is preferably formed of a polysilicon film. A mask film pattern (not shown) having an open cell region is formed on the first conductive film 104, and an etching process is performed according to the mask film pattern (not shown) to form the first conductive film 104 and the gate insulating film ( 102 is patterned and a mask film pattern (not shown) is removed. As a result, the gate insulating layer 102 and the first conductive layer 104 remain in the peripheral region, and the semiconductor substrate 100 is exposed in the cell region. This is a process performed in the MANOS manufacturing process, and in the general flash device, the gate insulating film 102 and the first conductive film 104 can be omitted.

도 1b를 참조하면, 제1 도전막(104) 패턴이 형성된 반도체 기판(100) 상에 터널 절연막(106), 전하 저장막(108), 블로킹막(110) 및 장벽막(112)을 형성하고, 주변 영역의 콘택홀(ONC) 형성을 위한 마스크막 패턴(113)을 형성한다. 블로킹막(110)은 Al2O3으로 형성할 수 있으며, 장벽막(112)은 TiN으로 형성할 수 있다. 마스크막 패턴(113)은 주변 영역에서 게이트가 형성될 영역의 일부가 노출되도록 형성하는 것이 바람직하다.Referring to FIG. 1B, the tunnel insulating layer 106, the charge storage layer 108, the blocking layer 110, and the barrier layer 112 are formed on the semiconductor substrate 100 on which the first conductive layer 104 pattern is formed. In addition, a mask layer pattern 113 for forming a contact hole ONC in the peripheral region is formed. The blocking film 110 may be formed of Al 2 O 3 , and the barrier film 112 may be formed of TiN. The mask layer pattern 113 may be formed to expose a portion of the region where the gate is to be formed in the peripheral region.

마스크막 패턴(113)에 따라 식각 공정을 실시하여 장벽막(112), 블로킹막(110), 전하 저장막(108) 및 터널 절연막(106)을 패터닝한다. 패터닝 공정은 제1 도전막(104)이 드러날 때까지 실시한다. 이로써, 주변 영역에서 게이트가 형성될 영역의 제1 도전막(104)이 노출된다. An etching process is performed according to the mask layer pattern 113 to pattern the barrier layer 112, the blocking layer 110, the charge storage layer 108, and the tunnel insulation layer 106. The patterning process is performed until the first conductive film 104 is exposed. As a result, the first conductive layer 104 of the region where the gate is to be formed is exposed in the peripheral region.

도 1c를 참조하면, 마스크막 패턴(도 1b의 113)을 제거하고 콘택홀(도 1b의 ONC)이 채워지도록 장벽막(112) 상에 콘트롤 게이트용 제2 도전막(114)을 형성한다. 제2 도전막(114)은 폴리실리콘막으로 형성할 수 있다. 제2 도전막(114) 상에 금속막(116) 및 캐핑막(118)을 형성하고, 캐핑막(118) 상에 게이트 패터닝을 위한 하드 마스크막(120 및 122) 및 반사 방지막(124)을 형성한다. 금속막(116)은 WSix 계열의 물질을 사용하여 형성할 수 있고, 캐핑막(118)은 SiON막을 사용하여 형성할 수 있다. 하드 마스크막은 제1 및 제2 하드 마스크막(120 및 122)의 적층막으로 형성할 수 있는데, 제1 하드 마스크막(120)은 TEOS막(tetra ethyl ortho silicate)으로 형성할 수 있고, 제2 하드 마스크막(122)은 카본막으로 형성할 수 있다. 반사 방지막(124) 상부에는 셀 영역과 주변 영역에 패터닝 공정을 실시하기 위한 제1 포토레지스트막 패턴(125)을 형성한다. Referring to FIG. 1C, a second conductive layer 114 for the control gate is formed on the barrier layer 112 so that the mask layer pattern 113 (in FIG. 1B) is removed and the contact hole (ONC in FIG. 1B) is filled. The second conductive film 114 may be formed of a polysilicon film. The metal layer 116 and the capping layer 118 are formed on the second conductive layer 114, and the hard mask layers 120 and 122 and the anti-reflection layer 124 are formed on the capping layer 118 for gate patterning. Form. The metal film 116 may be formed using a WSix-based material, and the capping film 118 may be formed using a SiON film. The hard mask film may be formed of a laminated film of the first and second hard mask films 120 and 122, and the first hard mask film 120 may be formed of a TEOS film (tetra ethyl ortho silicate), and a second The hard mask film 122 may be formed of a carbon film. A first photoresist layer pattern 125 is formed on the anti-reflection layer 124 to pattern the cell region and the peripheral region.

도 1d를 참조하면, 제1 포토레지스트 패턴(125)에 따라 식각 공정을 실시하여 반사 방지막(124), 제2 하드 마스크막(122), 제1 하드 마스크막(120), 캐핑막(118), 금속막(116) 및 제2 도전막(114)을 패터닝 한다. 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 장벽막(112), 블로킹막(110) 및 전하 저장막(108)은 패턴 간격에 따라 식각 잔류물이 발생하는 양이 다르기 때문에 셀 영역과 주변 영역을 나누어 패터닝(patterning) 공정을 실시한다. 이에 대하여 다음 도면을 참조하여 설명하도록 한다. Referring to FIG. 1D, an etching process is performed according to the first photoresist pattern 125 to prevent the anti-reflection film 124, the second hard mask film 122, the first hard mask film 120, and the capping film 118. The metal film 116 and the second conductive film 114 are patterned. It is preferable to perform an etching process by a dry etching process. The barrier layer 112, the blocking layer 110, and the charge storage layer 108 may be patterned by dividing the cell region and the peripheral region because the amount of etching residues varies depending on the pattern spacing. This will be described with reference to the following drawings.

도 1e를 참조하면, 셀 영역 중에서도 메모리 셀 영역(CE)과 셀렉트 영역(SL)의 간격이 다르기 때문에, 셀 영역의 식각 공정을 나누어 실시한다. 이때, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 먼저, 셀 영역의 메모리 셀 영역(CE)을 먼저 패터닝 하기 위하여 반도체 기판(100) 상에 메모리 셀 영역(CE)이 개방된 제2 포토레지스트막 패턴(126)을 형성한다. 제2 포토레지스트막 패턴(126)에 따라 식각 공정을 실시하여 메모리 셀 영역(CE)의 장벽막(112), 블로킹막(110), 전하 저장막(108) 및 터널 절연막(106)을 패터닝 한다. 이때, 터널 절연막(106)을 잔류시키면 스크린(screen)막으로 작용할 수 있기 때문에 잔류시켜도 무방하다. Referring to FIG. 1E, since the interval between the memory cell area CE and the select area SL is different among the cell areas, the etching process of the cell area is performed separately. At this time, the etching process is preferably carried out by a dry etching process. First, in order to first pattern the memory cell region CE of the cell region, a second photoresist layer pattern 126 in which the memory cell region CE is opened is formed on the semiconductor substrate 100. An etching process is performed according to the second photoresist layer pattern 126 to pattern the barrier layer 112, the blocking layer 110, the charge storage layer 108, and the tunnel insulation layer 106 of the memory cell region CE. . At this time, the tunnel insulating film 106 may be left as it may act as a screen film.

도 1f를 참조하면, 제2 포토레지스트막 패턴(도 1e의 126)을 제거하고, 셀렉트 영역(SL)을 패터닝 하기 위하여 반도체 기판(100)상에 제3 포토레지스트막 패턴(127)을 형성한다. 제3 포토레지스트막 패턴(127)은 메모리 셀 영역(CE)은 닫혀 있고, 셀렉트 영역(SL) 및 주변 영역(PE)이 개방된 패턴을 갖는다. 제3 포토레지스트막 패턴(127)에 따라 식각 공정을 실시하여 셀렉트 영역(SL) 및 주변 영역(PE)의 장벽막(112), 블로킹막(110), 전하 저장막(108) 및 터널 절연막(106)을 패터닝 한다. 이때, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. Referring to FIG. 1F, a third photoresist film pattern 127 is formed on the semiconductor substrate 100 to remove the second photoresist film pattern 126 of FIG. 1E and pattern the select region SL. . The third photoresist layer pattern 127 has a pattern in which the memory cell region CE is closed and the select region SL and the peripheral region PE are open. An etching process may be performed according to the third photoresist layer pattern 127 to form a barrier layer 112, a blocking layer 110, a charge storage layer 108, and a tunnel insulating layer in the select region SL and the peripheral region PE. Pattern 106). At this time, the etching process is preferably carried out by a dry etching process.

도 1g를 참조하면, 제3 포토레지스트막 패턴(도 1f의 127)을 제거하고, 주변 영역(PE)을 패터닝 하기 위하여 반도체 기판(100)상에 제4 포토레지스트막 패턴(128)을 형성한다. 제4 포토레지스트막 패턴(128)은 주변 영역(PE)이 개방된 패턴을 가진다. 제4 포토레지스트막 패턴(128)에 따라 식각 공정을 실시하여 주변 영역(PE)에 잔류하는 제1 도전막(104) 및 게이트 절연막(102)을 패터닝 한다. 이때, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. Referring to FIG. 1G, a fourth photoresist film pattern 128 is formed on the semiconductor substrate 100 to remove the third photoresist film pattern 127 of FIG. 1F and to pattern the peripheral area PE. . The fourth photoresist film pattern 128 has a pattern in which the peripheral area PE is opened. An etching process is performed according to the fourth photoresist film pattern 128 to pattern the first conductive film 104 and the gate insulating film 102 remaining in the peripheral area PE. At this time, the etching process is preferably carried out by a dry etching process.

제4 포토레지스트막 패턴(128)을 제거하여 게이트 패터닝 공정을 완료하고, 후속 공정을 진행한다. The fourth photoresist film pattern 128 is removed to complete the gate patterning process, and the subsequent process is performed.

상기 기술한 기술에 의해, 플래시 메모리 소자의 게이트 패터닝 공정 시, 게이트 패턴 간 간격이 좁은 영역과 넓은 영역의 패터닝 공정을 개별적으로 실시함으로써 간격이 좁은 영역에 잔류물을 제거하여 후속 정션(junction)을 용이하게 형성할 수 있다. According to the above-described technique, during the gate patterning process of a flash memory device, a separate region is formed in a narrow region by removing a residue in a narrow region by performing a patterning process in a narrow region and a large region between gate patterns. It can be formed easily.

또한, 상기에서는 MANOS 소자를 예로써 설명하였지만, SONOS, TANOS 및 일반 플래시 소자의 제조 공정에서도 적용 가능하다.In addition, while the MANOS device has been described as an example, the present invention can be applied to manufacturing processes of SONOS, TANOS, and general flash devices.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명은 플래시 메모리 소자의 게이트 패터닝 공정 시, 게이트 패턴 간 간격이 좁은 영역과 넓은 영역의 패터닝 공정을 개별적으로 실시함으로써 간격이 좁은 영역에 잔류물을 제거하여 후속 정션(junction)을 용이하게 형성할 수 있다. 이로써, 게이트 패턴 사이에 누설전류를 억제할 수 있도록 정션을 형성할 수 있다.In the gate patterning process of a flash memory device, a patterning process having a narrow spacing between gate patterns and a wide region may be separately performed to remove residues in a narrow spacing to easily form subsequent junctions. Can be. Thus, a junction can be formed between the gate patterns so as to suppress the leakage current.

Claims (9)

반도체 기판을 셀 영역 및 주변 영역으로 정의하고, 상기 셀 영역을 셀렉트 영역과 메모리 셀 영역으로 정의하는 단계;Defining a semiconductor substrate as a cell region and a peripheral region, and defining the cell region as a select region and a memory cell region; 상기 반도체 기판 상에 터널 절연막, 전하 저장막, 블로킹막, 콘트롤 게이트용 도전막 및 하드 마스크막을 순차적으로 형성하는 단계;Sequentially forming a tunnel insulating film, a charge storage film, a blocking film, a conductive gate control film, and a hard mask film on the semiconductor substrate; 제1 식각 공정을 실시하여 상기 셀 영역 및 주변 영역에 형성된 상기 하드 마스크막 및 콘트롤 게이트용 도전막을 패터닝 하는 단계;Performing a first etching process to pattern the hard mask layer and the conductive layer for the control gate formed in the cell region and the peripheral region; 제2 식각 공정을 실시하여 상기 메모리 셀 영역에 노출된 상기 블로킹막 및 상기 전하 저장막을 패터닝하는 단계; 및Patterning the blocking layer and the charge storage layer exposed to the memory cell region by performing a second etching process; And 제3 식각 공정을 실시하여 상기 셀렉트 영역 및 상기 주변 영역에 형성된 상기 블로킹막 및 상기 전하 저장막을 패터닝 하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And performing a third etching process to pattern the blocking layer and the charge storage layer formed in the select region and the peripheral region. 제 1 항에 있어서, The method of claim 1, 상기 터널 절연막을 형성하기 전에, 상기 주변 영역의 상기 반도체 기판 상에 게이트 절연막 패턴 및 도전막 패턴을 순차적으로 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And sequentially forming a gate insulating film pattern and a conductive film pattern on the semiconductor substrate in the peripheral region before forming the tunnel insulating film. 제 2 항에 있어서,The method of claim 2, 상기 주변 영역에 상기 게이트 절연막 패턴 및 상기 도전막 패턴을 형성한 경우, 상기 제3 식각 공정을 실시한 이후에, 제4 식각 공정을 실시하여 상기 주변 영역에 노출된 상기 도전막 패턴 및 상기 게이트 절연막 패턴을 패터닝 하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.When the gate insulating layer pattern and the conductive layer pattern are formed in the peripheral region, the conductive layer pattern and the gate insulating layer pattern exposed to the peripheral region by performing a fourth etching process after the third etching process is performed. Patterning a flash memory device comprising the step of patterning. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크막은 TEOS막, 카본막 및 반사 방지막이 순차적으로 적층된 구조로 형성하는 플래시 메모리 소자의 제조 방법.The hard mask film is a method of manufacturing a flash memory device formed of a structure in which a TEOS film, a carbon film and an antireflection film are sequentially stacked. 제 1 항에 있어서,The method of claim 1, 상기 제1 내지 제3 식각 공정은 건식 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.The method of claim 1, wherein the first to third etching processes are performed by a dry etching process. 제 1 항에 있어서, 상기 제2 식각 공정은,The method of claim 1, wherein the second etching process, 상기 반도체 기판상에 상기 메모리 셀 영역이 개방된 제1 포토레지스트막 패턴을 형성하는 단계; Forming a first photoresist film pattern having the memory cell region open on the semiconductor substrate; 상기 제1 포토레지스트막 패턴에 따라 상기 메모리 셀 영역으로 노출된 상기 블로킹막 및 상기 전하 저장막을 패터닝 하는 단계; 및Patterning the blocking layer and the charge storage layer exposed to the memory cell region according to the first photoresist layer pattern; And 상기 제1 포토레지스트막 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And removing the first photoresist film pattern. 제 1 항에 있어서, 상기 제3 식각 공정은,The method of claim 1, wherein the third etching process, 상기 반도체 기판상에 상기 셀렉트 영역이 개방된 제2 포토레지스트막 패턴을 형성하는 단계; Forming a second photoresist film pattern having the select region open on the semiconductor substrate; 상기 제2 포토레지스트막 패턴에 따라 상기 셀렉트 영역으로 노출된 상기 블로킹막 및 상기 전하 저장막을 패터닝 하는 단계; 및Patterning the blocking layer and the charge storage layer exposed to the select region according to the second photoresist layer pattern; And 상기 제2 포토레지스트막 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And removing the second photoresist film pattern. 제 3 항에 있어서,The method of claim 3, wherein 상기 제4 식각 공정은, 상기 반도체 기판 상에 상기 주변 영역이 개방된 제3 포토레지스트막 패턴을 형성하는 단계;The fourth etching process may further include forming a third photoresist layer pattern on the semiconductor substrate, in which the peripheral region is opened; 상기 제3 포토레지스트막 패턴에 따라 상기 주변 영역에 노출된 상기 도전막 패턴 및 상기 게이트 절연막 패턴을 패터닝하는 단계; 및Patterning the conductive layer pattern and the gate insulating layer pattern exposed in the peripheral region according to the third photoresist layer pattern; And 상기 제3 포토레지스트막 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And removing the third photoresist film pattern. 제 3 항에 있어서,The method of claim 3, wherein 상기 제4 식각 공정은 건식 식각 공정으로 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.The fourth etching process includes a step of performing a dry etching process.
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