KR20040001480A - Method for forming landing plug - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 디램 (DRAM)또는 에스램(SRAM) 등의 메모리 칩 제조를 포함하여 로직 디바이스(LOGIC DEVICE)에 적용할 수 있는 랜딩 플러그(landing plug) 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, to a landing plug that can be applied to a logic device, including manufacturing a memory chip such as DRAM or SRAM. ) Relates to a forming method.
도 1a 내지 도 1d는 종래 기술에 따른 랜딩 플러그 형성 방법을 설명하기 위한 공정단면도이다.1A to 1D are cross-sectional views illustrating a method for forming a landing plug according to the related art.
종래 기술에 따른 랜딩 플러그 형성 방법은, 도 1a에 도시된 바와 같이, 먼저, 반도체기판(10) 상에 실리콘 산화막(미도시), 불순물이 도핑된 다결정 실리콘막(미도시), 텅스텐 실리사이드막(미도시), 하드마스크로서의 역할을 하는 실리콘 질화막(미도시) 및 반사방지막(Anti-Reflector Coating layer:이하, ARC막)으로서의 역할을 하는 SiON막(미도시)을 차례로 형성한 후, 포토리쏘그라피 (photolithography) 공정에 의해 상기 막들을 식각하여 게이트 산화막(12) 및 게이트 전극(22)을 형성한다. 상기 게이트 전극(22)은 불순물이 도핑된 다결정 실리콘막(14), 텅스텐 실리사이드막(16), 실리콘 질화막(18) 및 SiON막(20)의 4중 적층 구조를 가진다.The landing plug forming method according to the prior art, as shown in Figure 1a, first, a silicon oxide film (not shown) on the semiconductor substrate 10, a polycrystalline silicon film (not shown) doped with impurities, a tungsten silicide film ( Not shown), a silicon nitride film (not shown) serving as a hard mask and a SiON film (not shown) serving as an anti-reflective coating layer (hereinafter referred to as an ARC film) are formed in this order, followed by photolithography. The layers are etched by a photolithography process to form a gate oxide layer 12 and a gate electrode 22. The gate electrode 22 has a quadruple stacked structure of a polycrystalline silicon film 14, a tungsten silicide film 16, a silicon nitride film 18, and a SiON film 20 doped with impurities.
이어, 상기 게이트 전극(22)의 측면에 버퍼 산화막(24) 및 절연 스페이서(26)를 차례로 형성한다. 상기 절연 스페이서(26)는 이 후의 랜딩 플러그용 콘택 형성을 위한 절연막 식각 공정에서 게이트 전극과의 브릿지를 방지하기 위한 것이다.Subsequently, a buffer oxide layer 24 and an insulating spacer 26 are sequentially formed on side surfaces of the gate electrode 22. The insulating spacer 26 is for preventing the bridge with the gate electrode in the subsequent insulating film etching process for forming the contact for the landing plug.
그런 다음, 상기 결과물 전면에 절연막(28)을 증착하고 리플로우(reflow)한 후, 유기물질의 BARC막(Bottom ARC)(30)을 코팅한 다음, 상기 BARC막(30) 상에 감광막을 도포하고 노광 및 현상하여 랜딩 플러그용 콘택영역을 노출시키는 감광막 패턴(50)을 형성한다.Then, after depositing and reflowing an insulating film 28 on the entire surface of the resultant, a BARC film (Bottom ARC) 30 of an organic material is coated, and then a photoresist film is applied on the BARC film 30. Then, the photoresist pattern 50 is exposed and developed to expose the contact region for the landing plug.
이 후, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(50)을 마스크로 하고 1차 건식 식각 공정(60)에 의해 BARC막 및 절연막을 식각하여 각각의 랜딩 플러그용 콘택(24)(25)을 형성한다. 이때, 상기 랜딩 플러그용 콘택(24)에 의해 절연 스페이서(26)가 노출된 상태에 있다. 또한, 상기 랜딩 플러그용 콘택에서, 도면부호 24는 비트라인용 콘택을 나타낸 것이고, 도면부호 25는 스토리지노드 콘택을 나타낸 것이다. 도면부호 31은 상기 건식 식각 공정(60) 후에 잔류된 BARC막을 나타낸 것이고, 도면부호 28은 잔류된 절연막을 나타낸 것이다.Thereafter, as shown in FIG. 1B, the BARC film and the insulating film are etched by the first dry etching process 60 using the photoresist pattern 50 as a mask, and the respective landing plug contacts 24 and 25 are etched. To form. At this time, the insulating spacer 26 is exposed by the landing plug contact 24. In the landing plug contact, reference numeral 24 denotes a bit line contact, and reference numeral 25 denotes a storage node contact. Reference numeral 31 denotes a BARC film remaining after the dry etching process 60, and reference numeral 28 denotes an insulating film remaining.
이어, 도면에는 도시되지 않았지만, O2가스를 다량으로 공급함으로서 상기 BARC막 및 절연막 식각 공정에서 랜딩플러그용 콘택에 잔존하는 폴리머(polymer)를 제거한다.Subsequently, although not shown in the drawing, by supplying a large amount of O 2 gas, polymer remaining in the landing plug contact in the BARC film and insulating film etching process is removed.
그런 다음, 감광막 패턴을 제거한 다음, 도 1c에 도시된 바와 같이, 상기 폴리머 제거 공정이 완료된 기판 전면에 CF4, CHF3및 Ar 가스를 이용하여 2차 건식 식각 공정(62)을 진행하여 절연 스페이서를 제거한다. 이때, 상기 절연 스페이서 제거는 이 후에 형성될 비트라인용 콘택의 바닥 부분의 CD(Critical Dimension)를 확보하기 위함이다.Then, after removing the photoresist pattern, as shown in FIG. 1C, a secondary dry etching process 62 is performed on the entire surface of the substrate on which the polymer removal process is completed using CF 4 , CHF 3, and Ar gas to form an insulating spacer. Remove it. At this time, the insulating spacer is removed to secure a critical dimension (CD) of the bottom portion of the bit line contact to be formed later.
이 후, 도 1d에 도시된 바와 같이, 상기 랜딩 플러그용 콘택(24)(25)을 포함한 기판 전면에 다결정 실리콘 등의 도전막(미도시)을 증착한 다음, 상기 도전막을 식각하여 랜딩 플러그용 콘택(24)(25)을 매립시키는 각각의 랜딩 플러그(38)(39)를 형성한다.Thereafter, as illustrated in FIG. 1D, a conductive film (not shown) such as polycrystalline silicon is deposited on the entire surface of the substrate including the landing plug contacts 24 and 25, and then the conductive film is etched to etch the landing plug. Each landing plug 38, 39 is embedded to bury contacts 24, 25.
그러나, 종래의 기술에서는 반도체 소자가 고집적화되면서 게이트 전극 사이의 공간이 좁아지고, 액티브영역과 접촉하는 면적이 작아짐에 따라, 상기 액티브영역에서, 특히 비트라인용 콘택의 CD(Critical Dimension))가 작아 저항이 커짐으로써 디바이스가 오동작됨에 따라 제품의 수율이 낮아지는 문제점이 있었다.However, in the prior art, as the semiconductor devices are highly integrated, the space between the gate electrodes is narrowed and the area in contact with the active area is reduced, so that the CD (Critical Dimension) of the bit line contact is small in the active area. There is a problem that the yield of the product is lowered as the device malfunctions by increasing the resistance.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 기판과 랜딩플러그 간의 접촉면적을 넓혀줌으로써 콘택 저항을 낮출 수 있는 랜딩플러그형성 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a landing plug forming method capable of lowering contact resistance by increasing a contact area between a substrate and a landing plug.
도 1a 내지 도 1d는 종래 기술에 따른 랜딩 플러그 형성 방법을 설명하기 위한 공정단면도.1A to 1D are cross-sectional views illustrating a method of forming a landing plug according to the related art.
도 2a 내지 도 2d는 본 발명에 따른 랜딩 플러그 형성 방법을 설명하기 위한 공정단면도.2A to 2D are cross-sectional views illustrating a method for forming a landing plug according to the present invention.
상기 목적을 달성하기 위한 본 발명의 랜딩플러그 형성 방법은 반도체 기판 상에 게이트 전극 및 게이트 전극 측면에 절연 스페이서를 차례로 형성하는 단계와, 결과물 전면에 절연막을 형성하는 단계와, 절연막 상에 랜딩플러그용 콘택영역이 정의된 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 상기 CHF3, Ar 및 O2가스에 CF4, CH2F2, C2H6및 CO 가스 중 어느 하나 이상을 추가 공급에 의해 2차 건식 식각 공정을 진행하여 절연 스페이서를 제거하는 단계와, 감광막 패턴을 제거하는 단계와, 각각의 랜딩플러그용 콘택을 포함한 기판 전면에 도전막을 형성하는 단계와, 도전막을 식각하여 상기 각각의 랜딩플러그용 콘택을 매립시키는 상기 랜딩플러그를 형성하는 단계를 포함한 것을 특징으로 한다.The landing plug forming method of the present invention for achieving the above object comprises the steps of sequentially forming an insulating spacer on the gate electrode and the side of the gate electrode on the semiconductor substrate, forming an insulating film on the entire surface of the resultant, landing plug for the insulating film Forming a photoresist pattern in which a contact region is defined, and adding at least one of CF 4 , CH 2 F 2 , C 2 H 6, and CO gas to the CHF 3 , Ar, and O 2 gases with the photoresist pattern as a mask; Performing a second dry etching process by supply to remove the insulating spacers, removing the photoresist pattern, forming a conductive film on the entire surface of the substrate including the respective landing plug contacts, and etching the conductive film to And forming the landing plug to bury each landing plug contact.
상기 절연막은 BPSG, HDP, TEOS 및 HTO 중 어느 하나를 이용하며, 상기 절연막의 건식 식각 공정은 플래너 타입, RIE 타입, MERIE 타입, TCP 타입, 스프릿트 파워 타입 및 ICP 타입 중 어느 하나를 이용한 건식 식각 장비에서 진행하는 것이 바람직하다.The insulating film uses any one of BPSG, HDP, TEOS, and HTO, and the dry etching process of the insulating film includes dry etching using any one of a planner type, a RIE type, a MERIE type, a TCP type, a split power type, and an ICP type. It is desirable to proceed in the equipment.
또한, 상기 도전막 식각 공정은 CMP 및 에치백 중 어느 하나를 이용하는 것이 바람직하다. 한편, 상기 식각가스에 CF4, CH2F2, C2H6및 CO 중 어느 하나 이상의 가스를 추가하는 것이 바람직하다.In addition, the conductive film etching process may use any one of CMP and etch back. On the other hand, it is preferable to add any one or more gas of CF 4 , CH 2 F 2 , C 2 H 6 and CO to the etching gas.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 랜딩 플러그 형성 방법을 설명하기 위한 공정단면도이다.2A to 2D are cross-sectional views illustrating a method of forming a landing plug according to the present invention.
본 발명에 따른 랜딩 플러그 형성 방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체기판(100) 상에 STI(Shallow Trench Isolation) 공정에 의해 트렌치(미도시) 및 트렌치를 매립시키는 소자격리막(미도시)을 형성하거나 LOCOS(LOcal Oxidation of Substrate) 공정에 의해 필드산화막(미도시)을 형성한 후, 이온주입 공정을 통해 각각의 웰(미도시)을 형성한다.In the method for forming a landing plug according to the present invention, as shown in FIG. 2A, first, a device isolation film (not shown) is embedded in a trench (not shown) and a trench by a shallow trench isolation (STI) process on a semiconductor substrate 100. After forming a field oxide film (not shown) by a LOCOS (LOcal Oxidation of Substrate) process, each well (not shown) is formed through an ion implantation process.
이어, 상기 웰을 포함한 기판에 게이트 산화막(102)을 개재시키어 게이트전극(122)을 형성한다. 이때, 상기 게이트 전극(122)은 불순물이 도핑된 다결정 실리콘막(104), 텅스텐 실리사이드막(106), 제 1실리콘 질화막(SiN)(108) 및 SiON막(120)의 4중 적층 구조를 가진다. 또한, 상기 제 1실리콘 질화막(108)은 하드 마스크로서의 역할을 하며, SiON막(120)은 ARC막으로서의 역할을 한다. 상기 하드 마스크로서 상기 제 1실리콘 질화막 대신 산화질화막(Oxinitride)(SiON)막, 산화막(SiO3) 중 어느 하나의 단일막 또는 이들 막을 적층하여 사용할 수도 있다.Subsequently, the gate electrode 122 is formed on the substrate including the well via the gate oxide film 102. In this case, the gate electrode 122 has a quadruple stacked structure of a polycrystalline silicon film 104 doped with impurities, a tungsten silicide film 106, a first silicon nitride film (SiN) 108, and a SiON film 120. . In addition, the first silicon nitride film 108 serves as a hard mask, and the SiON film 120 serves as an ARC film. Instead of the first silicon nitride film, a single film of any one of an oxynitride film (SiON) film and an oxide film (SiO 3 ) or these films may be stacked as the hard mask.
이어, 상기 게이트 전극(122) 측면에 버퍼 산화막(123) 및 절연 스페이서(126)를 차례로 형성한다. 그런 다음, 상기 결과물 전면에 BPSG(BoroPhosphorSilicate Glass), HDP(High Density Plamsa) 옥사이드(oxide), TEOS 및 HTO(High Temperature low pressure Oxide) 중 어느 하나를 이용하여 절연막(128)을 증착하고 리플로우하여 평탄화시킨 후, 상기 절연막(128) 상에 BARC막(130) 및 랜딩 플러그용 콘택영역(미도시)을 노출시키는 감광막 패턴(150)을 차례로 형성한다.Subsequently, a buffer oxide film 123 and an insulating spacer 126 are sequentially formed on the side of the gate electrode 122. Then, the insulating film 128 is deposited and reflowed using any one of BoroPhosphorSilicate Glass (BPSG), High Density Plamsa (HDP) oxide, TEOS, and High Temperature low pressure oxide (HTO) on the entire surface of the resultant. After the planarization, the photoresist layer pattern 150 that exposes the BARC layer 130 and the landing plug contact region (not shown) is sequentially formed on the insulating layer 128.
그런 다음, 도 2b에 도시된 바와 같이, 상기 감광막 패턴(150)을 마스크로 하고 CHF3, Ar 및 O2가스 공급에 의해 1차 건식 식각 공정(160)을 진행하여 BARC막 및 절연막을 식각하여 각각의 랜딩플러그용 콘택(124)(125)을 형성한다. 이때, 상기 랜딩플러그용 콘택에서, 도면의 중앙 부분의 비트라인용 콘택(124)과 도면의 양쪽 부분의 스토리지노드용 콘택(125)이 된다.Then, as shown in FIG. 2B, the photoresist pattern 150 is used as a mask, and the first dry etching process 160 is performed by supplying CHF 3 , Ar, and O 2 gases to etch the BARC film and the insulating film. Each landing plug contact 124, 125 is formed. At this time, the landing plug contacts become bit line contacts 124 in the center portion of the figure and storage node contacts 125 in both portions of the figure.
또한, 상기 1차 건식 식각 공정(160)에서, 상기 O2와 CHF3가스를 공급함으로서 게이트 전극(122)의 하드 마스크막(실리콘 질화막)(108)에 대한 손실은 크지 않으면서도 랜딩 플러그용 콘택 하부의 충분한 공간 확보가 가능하다. 즉, CHF3가스는 C와 H의 비율이 다른 식각가스보다 높으므로, 식각 시 과량의 폴리머를 발생시켜 하드 마스크막에 대한 식각 비율을 떨어뜨림으로서 하드 마스크막의 손실을 크지 않게 유지할 수 있다.In addition, in the first dry etching process 160, by supplying the O 2 and the CHF 3 gas, the landing plug contact may not have a large loss to the hard mask layer (silicon nitride layer) 108 of the gate electrode 122. It is possible to secure sufficient space in the lower part. That is, since the ratio of C and H is higher than that of other etching gases, the CHF 3 gas may generate an excess polymer during etching to reduce the etching rate of the hard mask layer, thereby maintaining a large loss of the hard mask layer.
한편, 상기 O2가스는 좁은 랜딩 플러그용 콘택(124)(125)에 폴리머가 잔류됨에 따라 생기는 슬로프(slope)를 없애줌으로써 랜딩 플러그용 콘택(124)(125)의 바닥부분의 CD 를 확보할 수 있다. 이때, 상기 상기 O2가스는 C와 쉽게 반응하여 CO, CO2등의 안정한 화합물을 생성하게 됨으로서 폴리머 발생을 억제하는데 유용하다.On the other hand, the O 2 gas is to secure the CD of the bottom portion of the landing plug contacts 124, 125 by eliminating the slope (slope) generated by the polymer remaining in the narrow landing plug contacts (124, 125). Can be. At this time, the O 2 gas is easy to react with C to produce a stable compound, such as CO, CO 2 is useful for suppressing the generation of polymer.
이 후, 상기 결과의 기판 전면에 O2가스를 공급하여 랜딩플러그용 콘택 형성 시 잔존하는 폴리머를 제거한다.(미도시)Thereafter, an O 2 gas is supplied to the entire surface of the resultant substrate to remove the remaining polymer during the formation of the landing plug contact (not shown).
이어서, 도 2c에 도시된 바와 같이, 다시 감광막 패턴(50)을 마스크로 하고 폴리머 제거 공정이 완료된 기판 전면에 상기 1차 건식 식각 공정에서 식각가스로 사용된 CHF3,Ar 및 O2가스에 CF4, CH2F2, C2H6및 CO 중 하나 이상의 가스를 추가하여 2차 건식 식각 공정(162)을 진행함으로서 절연 스페이서를 제거한다. 이때, O2가스는 80∼120sccm으로 공급한다.Subsequently, as shown in FIG. 2C, the photoresist pattern 50 is used as a mask, and CF is applied to the entire CHF 3 , Ar and O 2 gas used as an etching gas in the first dry etching process on the entire surface of the substrate where the polymer removal process is completed. Insulating spacers are removed by performing a secondary dry etching process 162 by adding one or more of 4 , CH 2 F 2 , C 2 H 6, and CO. At this time, the O 2 gas is supplied at 80 to 120 sccm.
그런 다음, 도 2d에 도시된 바와 같이, 상기 절연 스페이서 제거 공정이 완료된 기판 전면에 다결정 실리콘 등의 도전막(미도시)을 증착한 다음, 상기 도전막을 식각하여 랜딩 플러그용 콘택(124)(125)을 매립시키는 각각의 랜딩 플러그(138)(139)를 형성한다. 이때, 상기 하드 마스크막은 랜딩 플러그용 콘택 형성 시 게이트 전극과의 브릿지를 방지하면서 상기 랜딩 플러그용 도전막 증착 및 식각 과정에서 스토리지노드용 콘택(125)과 비트라인용 콘택(126) 간의 분리막 역할을 한다.Then, as illustrated in FIG. 2D, a conductive film (not shown) such as polycrystalline silicon is deposited on the entire surface of the substrate on which the insulating spacer removing process is completed, and then the conductive film is etched to contact the landing plugs 124 and 125. ) Each landing plug 138 (139) is embedded. In this case, the hard mask layer serves as a separator between the storage node contact 125 and the bit line contact 126 during the deposition and etching process of the landing plug conductive film while preventing a bridge with the gate electrode when forming the landing plug contact. do.
본 발명에 따르면, CHF3, Ar 및 O2가스에 CF4, CH2F2, C2H6및 CO 중 하나 이상의 가스를 추가하여 절연 스페이서를 제거함으로써, 하드마스크막에 대한 손실은 최소화하면서도 랜딩플러그용 콘택의 바닥 부분의 CD를 확보할 수 있다.According to the present invention, by adding one or more of CF 4 , CH 2 F 2 , C 2 H 6 and CO to the CHF 3 , Ar and O 2 gas to remove the insulating spacer, while minimizing the loss to the hard mask film The CD of the bottom part of the landing plug contact can be secured.
이상에서와 같이, 본 발명은 CHF3,Ar 및 O2에 CF4, CH2F2, C2H6및 CO 중 하나 이상의 가스를 추가한 식각가스를 이용하여 절연 스페이서를 제거함으로써, 랜딩 플러그용 콘택의 바닥 부분의 CD를 확보가능하고 콘택저항을 낮출 수 있는 이점이 있다.As described above, the present invention provides a landing plug by removing an insulating spacer using an etching gas in which at least one of CF 4 , CH 2 F 2 , C 2 H 6 and CO is added to CHF 3 , Ar and O 2 . It is possible to secure the CD of the bottom portion of the for-contact and lower the contact resistance.
또한, 본 발명은 양산단계에서도 저항성 실패로 인한 수율이 저하되는 것을 방지하여 수율이 향상된다.In addition, the present invention prevents the yield from being lowered due to the resistance failure even in the mass production stage, thereby improving the yield.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020036697A KR20040001480A (en) | 2002-06-28 | 2002-06-28 | Method for forming landing plug |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020036697A KR20040001480A (en) | 2002-06-28 | 2002-06-28 | Method for forming landing plug |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040001480A true KR20040001480A (en) | 2004-01-07 |
Family
ID=37313234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020036697A KR20040001480A (en) | 2002-06-28 | 2002-06-28 | Method for forming landing plug |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040001480A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788359B1 (en) * | 2006-12-05 | 2008-01-02 | 동부일렉트로닉스 주식회사 | Method for manufacturing semconductor device |
| KR100850070B1 (en) | 2006-12-27 | 2008-08-04 | 동부일렉트로닉스 주식회사 | Method for etching via hole of mim capacitor |
| KR100948476B1 (en) * | 2007-04-25 | 2010-03-17 | 주식회사 하이닉스반도체 | Method of manufacturing a flash memory device |
-
2002
- 2002-06-28 KR KR1020020036697A patent/KR20040001480A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788359B1 (en) * | 2006-12-05 | 2008-01-02 | 동부일렉트로닉스 주식회사 | Method for manufacturing semconductor device |
| KR100850070B1 (en) | 2006-12-27 | 2008-08-04 | 동부일렉트로닉스 주식회사 | Method for etching via hole of mim capacitor |
| KR100948476B1 (en) * | 2007-04-25 | 2010-03-17 | 주식회사 하이닉스반도체 | Method of manufacturing a flash memory device |
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