KR100529649B1 - Manufacturing method of nonvolatile semiconductor memory device - Google Patents
Manufacturing method of nonvolatile semiconductor memory device Download PDFInfo
- Publication number
- KR100529649B1 KR100529649B1 KR10-2003-0051108A KR20030051108A KR100529649B1 KR 100529649 B1 KR100529649 B1 KR 100529649B1 KR 20030051108 A KR20030051108 A KR 20030051108A KR 100529649 B1 KR100529649 B1 KR 100529649B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- film
- layer
- oxide
- wet etching
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 238000001039 wet etching Methods 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 238000009413 insulation Methods 0.000 claims abstract description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 19
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 16
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 14
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 51
- 238000000034 method Methods 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Abstract
비휘발성 반도체 메모리 소자의 제조 방법에 있어서, ONO 절연막 패턴을 형성하는 단계는 소자 분리 트렌지가 형성되어 있는 실리콘 기판 위에 제1 산화막, 질화막 및 제2 산화막을 차례로 형성하는 단계; 제2 산화막 위에 감광막을 도포하는 단계; 감광막을 노광, 현상 및 식각하여 ONO 절연막 패턴에 대응하는 감광막 패턴을 형성하는 단계; 감광막 패턴을 식각 방지막으로 하여 제2 산화막을 습식 식각으로 제거하여 ONO 절연막 패턴에 대응하는 제2 산화막 패턴을 형성하는 단계; 감광막 패턴을 습식 식각으로 제거하는 단계; 제2 산화막 패턴을 식각 방지막으로 하여 습식 식각으로 질화막을 제거하여 질화막 패턴을 형성하는 단계를 포함하는 비휘발성 반도체 메모리 소자의 제조 방법.In the method of manufacturing a nonvolatile semiconductor memory device, the step of forming the ONO insulating film pattern comprises the steps of sequentially forming a first oxide film, a nitride film and a second oxide film on the silicon substrate on which the device isolation trench is formed; Applying a photosensitive film on the second oxide film; Exposing, developing, and etching the photoresist to form a photoresist pattern corresponding to the ONO insulation pattern; Removing the second oxide layer by wet etching using the photoresist pattern as an etch stop layer to form a second oxide layer pattern corresponding to the ONO insulating layer pattern; Removing the photoresist pattern by wet etching; And removing the nitride layer by wet etching using the second oxide layer pattern as an etch stop layer to form a nitride layer pattern.
Description
본 발명은 비휘발성 반도체 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile semiconductor memory device, and more particularly, to a method of manufacturing a nonvolatile semiconductor memory device having a floating trap type device.
일반적으로 플래시 메모리 같은 비휘발성 반도체 메모리 소자는 일단 메모리 소자에 데이타를 입력하면 별도의 소거 동작이 없을 경우 데이타를 계속 보유하는 특성을 가진 메모리 장치다. 따라서, 비휘발성 반도체 메모리 장치는 일반 디램 같은 휘발성 메모리 장치에 비해 리프레시(reflesh) 관련 회로가 불필요하고, 전력의 소모를 줄일 수 있다는 장점을 가진다. In general, a nonvolatile semiconductor memory device such as a flash memory is a memory device having a characteristic of retaining data when there is no separate erase operation once data is input to the memory device. Accordingly, the nonvolatile semiconductor memory device has an advantage that a refresh related circuit is unnecessary and power consumption is reduced, compared to a volatile memory device such as a general DRAM.
그러나, 비휘발성 반도체 메모리 장치에서는 메모리 소자에 데이타를 기입하고 소거하기 위해 높은 전압이 인가되어야 하며, 데이타의 보유를 위한 별도의 신뢰성 있는 저장 장소가 필요하다. 이상을 감안할 때 비휘발성 반도체 메모리 장치의 구조 및 그 형성 공정이 복잡해질 수 있다. 가령, 비휘발성 메모리 장치에서는 고전압 영역과 저전압 영역을 단일 전원으로 구동하기 위해서 전압 강하를 위한 저항이 더 필요할 수 있다. However, in the nonvolatile semiconductor memory device, a high voltage must be applied to write and erase data in the memory device, and a separate reliable storage location for data retention is required. In view of the above, the structure of the nonvolatile semiconductor memory device and its formation process may be complicated. For example, in a nonvolatile memory device, a resistor for voltage drop may be required to drive the high voltage region and the low voltage region with a single power supply.
한편, 비휘발성 반도체 메모리 소자의 메모리 셀을 형성하는 소자는 그 구조에 따라 부유 게이트형 소자(floating gate type device)와 부유 트랩형 소자(floating trap type device)로 나눌 수 있다. 이 가운데 부유 트랩형 소자에서는 메모리 소자에서 게이트 전극과 반도체 기판 사이에 설치된 비도전성 전하 저장층 내에 형성되는 트랩에 전하를 저장하는 방법에 의해 프로그래밍을 수행할 수 있다. 부유 트랩을 형성하기 위해서는 전하 저장층을 형성하는 실리콘 질화막 등의 상하에 터널링(tunneling) 절연막과 블로킹 절연막이 형성된다. On the other hand, a device forming a memory cell of a nonvolatile semiconductor memory device may be divided into a floating gate type device and a floating trap type device according to its structure. Among these, in the floating trap type device, programming can be performed by a method of storing charge in a trap formed in the non-conductive charge storage layer provided between the gate electrode and the semiconductor substrate in the memory device. In order to form a floating trap, a tunneling insulating film and a blocking insulating film are formed above and below the silicon nitride film or the like for forming the charge storage layer.
부유 트랩형 메모리 소자로서 전형적인 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 구조에서, 고전압용 단위 메모리 트랜지스터 소자에는 반도체 기판의 활성 영역 상에 차례로 적층된 터널링 절연막, 전하 저장층, 블로킹 절연막 및 게이트 전극이 위치한다. 게이트 전극 양측의 활성영역에는 불순물 확산층이 형성되어 있다. 일반적으로 터널링 절연막은 열산화막으로 형성되고, 전하 저장층은 실리콘 질화막으로 형성된다. In a typical silicon oxide nitride oxide semiconductor (SONOS) structure as a floating trap type memory device, a high voltage unit memory transistor device includes a tunneling insulating film, a charge storage layer, a blocking insulating film, and a gate electrode sequentially stacked on an active region of a semiconductor substrate. . An impurity diffusion layer is formed in the active regions on both sides of the gate electrode. In general, the tunneling insulating film is formed of a thermal oxide film, and the charge storage layer is formed of a silicon nitride film.
SONOS 구조를 형성하는 공정에 있어서, 제1 산화막, 질화막 및 제2 산화막으로 이루어진 ONO(Oxide-Nitride-Oxide) 절연막 패턴을 형성하기 위해 건식 식각을 사용한다. 이 경우 소자 분리 트렌치(shallow trench isolation, STI)가 존재하는 주변부 영역의 ONO 절연막은 제거된다. In the process of forming the SONOS structure, dry etching is used to form an oxide-nitride-oxide (ONO) insulating film pattern composed of a first oxide film, a nitride film, and a second oxide film. In this case, the ONO insulating film in the peripheral region where the shallow trench isolation STI is present is removed.
이 경우에 소자 분리 트렌치(shallow trench isolation, STI) 영역의 단차 부분에 ONO 절연막이 측벽(Sidewall) 형태로 잔존한다. 따라서, 이후 산화막 식각 공정에 의해 잔존하는 측벽 형태의 ONO 절연막의 하부가 과식각된다. 따라서, 후속 공정에서 ONO 절연막의 하부의 과식각된 부분에 폴리 실리콘이 채워져서, 폴리 실리콘 서로 간에 접촉되는 현상이 발생할 수 있다는 문제점을 가지고 있다.In this case, the ONO insulating film remains in the form of a sidewall in the stepped portion of the shallow trench isolation (STI) region. Accordingly, the lower portion of the ONO insulating layer having the remaining sidewall form is overetched by the oxide layer etching process. Therefore, in the subsequent process, polysilicon is filled in the overetched portion of the lower portion of the ONO insulating layer, so that the polysilicon may be in contact with each other.
또한, 이 경우에 SONOS 구조의 고전압용 단위 메모리 트랜지스터 소자의 VT곡선이 웨이퍼 및 웨이퍼 상 위치에 따라 많이 달라지게 된다는 문제점을 가지고 있다.In addition, in this case, the VT curve of the high voltage unit memory transistor element of the SONOS structure has a problem that varies greatly depending on the wafer and the position on the wafer.
본 발명은 상기 문제점을 해결하기 위한 것으로서, SONOS 구조의 고전압용 단위 메모리 트랜지스터 소자의 문턱 전압이 웨이퍼 및 웨이퍼 상 위치마다 일정한 비휘발성 반도체 메모리 소자의 제조 방법을 제공하는 데 목적이 있다. An object of the present invention is to provide a method for manufacturing a nonvolatile semiconductor memory device in which a threshold voltage of a high voltage unit memory transistor device having a SONOS structure is constant at each wafer and on a wafer.
상기 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 소자의 제조 방법에 있어서, ONO 절연막 패턴을 형성하는 단계는 소자 분리 트렌지가 형성되어 있는 실리콘 기판 위에 제1 산화막, 질화막 및 제2 산화막을 차례로 형성하는 단계; 상기 제2 산화막 위에 감광막을 도포하는 단계; 상기 감광막을 노광, 현상 및 식각하여 ONO 절연막 패턴에 대응하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 방지막으로 하여 제2 산화막을 습식 식각으로 제거하여 ONO 절연막 패턴에 대응하는 제2 산화막 패턴을 형성하는 단계; 상기 감광막 패턴을 습식 식각으로 제거하는 단계; 상기 제2 산화막 패턴을 식각 방지막으로 하여 습식 식각으로 질화막을 제거하여 질화막 패턴을 형성하는 단계를 포함하는 것이 바람직하다. In the method of manufacturing the nonvolatile semiconductor memory device of the present invention for achieving the above object, the step of forming the ONO insulating film pattern is sequentially the first oxide film, the nitride film and the second oxide film on the silicon substrate on which the device isolation trench is formed Forming; Coating a photoresist film on the second oxide film; Exposing, developing, and etching the photoresist to form a photoresist pattern corresponding to the ONO insulation pattern; Removing the second oxide layer by wet etching using the photoresist pattern as an etch stop layer to form a second oxide layer pattern corresponding to the ONO insulating layer pattern; Removing the photoresist pattern by wet etching; The method may include forming a nitride layer pattern by removing the nitride layer by wet etching using the second oxide layer pattern as an etch barrier layer.
또한, 상기 제2 산화막의 제거는 불산을 포함하는 용액으로, 상기 감광막 패턴의 제거는 황산을 포함하는 용액으로, 상기 질화막 패턴의 제거는 인산을 포함하는 용액으로 하는 것이 바람직하다. In addition, it is preferable that the removal of the second oxide film is a solution containing hydrofluoric acid, the removal of the photosensitive film pattern is a solution containing sulfuric acid, and the removal of the nitride film pattern is a solution containing phosphoric acid.
또한, 상기 불산을 포함하는 용액, 상기 황산을 포함하는 용액 및 상기 인산을 포함하는 용액은 불산, 황산 및 인산의 농도가 각각 0.001 내지 1몰인 것이 바람직하다. In addition, the solution containing the hydrofluoric acid, the solution containing the sulfuric acid and the solution containing the phosphoric acid, the concentration of the hydrofluoric acid, sulfuric acid and phosphoric acid is preferably 0.001 to 1 mol, respectively.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세하게 설명하면 다음과 같다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1에는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 SONOS 구조가 도시되어 있다. 1 illustrates a SONOS structure of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
도 1에 도시된 바와 같이, 실리콘 기판(110)의 상부에 N형 불순물로 도핑된 소스 영역(11), 소스/드레인 영역(13, 15) 및 드레인 영역(17)이 형성되어 있고, N형 불순물이 고농도로 도핑된 LDD 영역(12, 14, 16)이 소스 영역(11)의 일측, 소스/드레인 영역(13, 15)의 양측 및 드레인 영역(17)의 일측에 각각 형성되어 있다.As shown in FIG. 1, the source region 11, the source / drain regions 13 and 15, and the drain region 17 doped with N-type impurities are formed on the silicon substrate 110. LDD regions 12, 14, and 16 heavily doped with impurities are formed on one side of the source region 11, on both sides of the source / drain regions 13 and 15, and on one side of the drain region 17, respectively.
고전압용 단위 메모리 트랜지스터 소자의 ONO 절연막 패턴(160)은 실리콘 기판(110)의 활성 영역 상에 차례로 적층된 제1 산화막(130), 전하 저장층인 질화막 패턴(141) 및 제2 산화막 패턴(151)을 포함한다. The ONO insulating layer pattern 160 of the high voltage unit memory transistor device may include a first oxide layer 130 sequentially stacked on the active region of the silicon substrate 110, a nitride layer pattern 141 as a charge storage layer, and a second oxide layer pattern 151. ).
일반적으로 제1 산화막(130) 및 제2 산화막 패턴(151)은 열산화막으로 형성되고, 전하 저장층(141)은 실리콘 질화막으로 형성된다. In general, the first oxide layer 130 and the second oxide layer pattern 151 are formed of a thermal oxide layer, and the charge storage layer 141 is formed of a silicon nitride layer.
그리고, 실리콘 기판(110) 위에는 소자 분리 트렌치(120)가 형성되어 있다.In addition, an isolation trench 120 is formed on the silicon substrate 110.
제1 산화막(130) 위에는 다결정 규소로 이루어진 리콜 게이트 전극(41)과 패스 게이트 전극(42)이 형성되어 있고, 이들 두 게이트 전극(41, 42) 사이에 위치하는 ONO 절연막 패턴의 제2 산화막(151) 위에는 다결정 규소로 이루어진 SONOS 게이트 전극(43)이 형성되어 있다. A recall gate electrode 41 and a pass gate electrode 42 made of polycrystalline silicon are formed on the first oxide film 130, and the second oxide film of the ONO insulating layer pattern positioned between the two gate electrodes 41 and 42 ( The SONOS gate electrode 43 made of polycrystalline silicon is formed on the 151.
게이트 전극(41, 42, 43)은 보호 산화막(71)에 덮여 있고, 그 바깥으로 측벽 절연막(72)이 형성되어 있고, 측벽 절연막(72)의 위에는 층간 절연막(50)이 형성되어 있다. The gate electrodes 41, 42, 43 are covered with the protective oxide film 71, and the sidewall insulating film 72 is formed outside thereof, and the interlayer insulating film 50 is formed on the sidewall insulating film 72.
3개의 게이트 전극(41, 42, 43)은 층간 절연막(50) 및 보호 산화막(71)을 관통하는 비아(61, 62, 63)를 통하여 배선(90)과 연결되어 있고, 소스 영역(11)과 드레인 영역(17)은 층간 절연막(50) 및 게이트 산화막(21)을 관통하는 비아(64, 65)를 통하여 배선(90)과 연결되어 있다.The three gate electrodes 41, 42, and 43 are connected to the wiring 90 through vias 61, 62, and 63 passing through the interlayer insulating film 50 and the protective oxide film 71, and the source region 11. The drain region 17 is connected to the wiring 90 through vias 64 and 65 passing through the interlayer insulating film 50 and the gate oxide film 21.
제1 절연막, 전하 저장층 및 제2 절연막으로 이루어진 ONO 절연막 패턴을 형성하는 방법에 대하여 이하에서 상세히 설명한다. A method of forming the ONO insulating film pattern consisting of the first insulating film, the charge storage layer and the second insulating film will be described in detail below.
도 2a 내지 도 2f에는 ONO 절연막 패턴의 제조 방법을 설명하기 위해 ONO 절연막 패턴과 소자 분리 트렌치만을 개략적으로 도시하였다.2A to 2F schematically illustrate only the ONO insulating layer pattern and the isolation trench to explain the method of manufacturing the ONO insulating layer pattern.
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자 중 ONO 절연막 패턴의 제조 방법은 우선, 도 2a에 도시된 바와 같이, 소자 분리 트렌치(120)가 형성되어 있는 실리콘 기판(110) 위에 제1 산화막(130), 질화막(140) 및 제2 산화막(150)을 차례로 형성한다. In the method of manufacturing an ONO insulating layer pattern among nonvolatile semiconductor memory devices according to an embodiment of the present invention, first, as illustrated in FIG. 2A, a first oxide layer is formed on a silicon substrate 110 on which an isolation trench 120 is formed. 130, the nitride film 140, and the second oxide film 150 are sequentially formed.
그리고, 도 2b에 도시된 바와 같이, 제2 산화막(150) 위에 감광막(170)을 도포한다. 그리고, 도 2c에 도시된 바와 같이, 감광막(170)을 노광, 현상 및 식각하여 ONO 절연막 패턴(160)에 대응하는 감광막 패턴(171)을 형성한다. As illustrated in FIG. 2B, a photosensitive film 170 is coated on the second oxide film 150. As illustrated in FIG. 2C, the photoresist layer 170 is exposed, developed, and etched to form the photoresist pattern 171 corresponding to the ONO insulation layer pattern 160.
다음으로, 도 2d에 도시된 바와 같이, 이러한 감광막 패턴(171)을 식각 방지막으로 하여 0.001 내지 1몰의 불산(HF)으로 제2 산화막을 제거하여 제2 산화막 패턴(151)을 형성한다. 이 경우에 소자 분리 트렌치(120)의 단차 부분에 존재하는 제2 산화막도 제거되어 산화막 측벽이 발생하지 않는다.Next, as shown in FIG. 2D, the second oxide film is removed by using 0.001 to 1 mol of hydrofluoric acid (HF) to form the second oxide film pattern 151 using the photoresist pattern 171 as an etch stop layer. In this case, the second oxide film existing in the stepped portion of the device isolation trench 120 is also removed, so that the oxide film sidewall does not occur.
건식 식각의 경우에는 소자 분리 트렌치(120)의 단차 부분에 존재하는 제2 산화막이 제거되지 않고 남아 도 3에 도시된 바와 같이, 산화막 측벽(152)이 잔존한다. 불산을 이용한 습식 식각으로 제2 산화막을 제거하여 제2 산화막 패턴(151)을 형성하는 경우에는 이러한 문제점이 발생하지 않는다. In the case of dry etching, the second oxide film existing in the stepped portion of the device isolation trench 120 is not removed, and as shown in FIG. 3, the oxide sidewall 152 remains. This problem does not occur when the second oxide layer 151 is formed by removing the second oxide layer by wet etching using hydrofluoric acid.
그리고, 도 2e에 도시된 바와 같이, 감광막 패턴(171)을 0.001 내지 1몰의 황산(H2SO4)으로 스트립한다.As shown in FIG. 2E, the photoresist pattern 171 is stripped with 0.001 to 1 mol of sulfuric acid (H 2 SO 4 ).
그리고, 도 2f에 도시된 바와 같이, 제2 산화막 패턴(151)을 식각 방지막으로 하여 0.001 내지 1몰의 인산(H2PO3)으로 질화막을 제거하여 질화막 패턴(141)을 형성한다.As illustrated in FIG. 2F, the nitride layer is formed by removing the nitride layer using 0.001 to 1 mol of phosphoric acid (H 2 PO 3 ) using the second oxide layer pattern 151 as an etch stop layer.
즉, 제2 산화막 패턴(151)을 이루는 산화막과 질화막의 인산에 대한 선택비는 수십 대 일 정도이므로 제2 산화막 패턴(151)은 거의 식각되지 않고 질화막만 식각되어 질화막 패턴(141)을 형성한다. That is, since the selectivity ratio of the oxide film and the nitride film forming the second oxide film pattern 151 to phosphoric acid is about several tens, the second oxide film pattern 151 is hardly etched and only the nitride film is etched to form the nitride film pattern 141. .
건식 식각의 경우에는 소자 분리 트렌치(120)의 단차 부분에 존재하는 제2 산화막이 제거되지 않고 남아 도 4에 도시된 바와 같이, 산화막 측벽(152)이 잔존하고, 따라서, 산화막 측벽(152)의 하부에 위치하는 질화막 측벽(142)도 남아있게 된다. 불산을 이용한 습식 식각으로 제2 산화막을 제거하여 제2 산화막 패턴(151)을 형성하는 경우에는 산화막 측벽(152)이 남아있지 않으므로 이러한 문제점이 발생하지 않는다. In the case of dry etching, the second oxide film existing in the stepped portion of the device isolation trench 120 is not removed, and as shown in FIG. 4, the oxide sidewall 152 remains, and thus, the oxide sidewall 152 is formed. The nitride film sidewall 142 located below is also left. When the second oxide layer is removed by the wet etching using hydrofluoric acid to form the second oxide layer pattern 151, the oxide sidewall 152 does not remain, so this problem does not occur.
따라서, 종래와 같이, 소자 분리 트렌치(shallow trench isolation, STI) 영역의 단차 부분에 ONO 절연막이 측벽(Sidewall) 형태로 잔존함으로써 후속 공정에서 ONO 절연막의 하부의 과식각된 부분에 폴리 실리콘이 채워져서, 폴리 실리콘 서로 간에 접촉되는 현상은 발생하지 않는다. Therefore, as in the prior art, the ONO insulating film remains in the form of a sidewall in the stepped portion of the shallow trench isolation (STI) region, so that polysilicon is filled in the overetched portion of the lower portion of the ONO insulating film in a subsequent process. However, poly silicon does not occur in contact with each other.
본 발명의 일 실시예와 같이, ONO 절연막 패턴(160)을 습식 식각을 이용하여 형성한 경우에 도 5에 도시된 바와 같이, SONOS 구조의 고전압용 단위 메모리 트랜지스터 소자의 문턱 전압은 웨이퍼 및 웨이퍼 상 위치에 따라 변하지 않고 일정해진다. As shown in FIG. 5, when the ONO insulating layer pattern 160 is formed by wet etching, as shown in FIG. 5, the threshold voltage of the high voltage unit memory transistor device of the SONOS structure is on the wafer and the wafer. It does not change depending on the position and becomes constant.
이와 같이 ONO 절연막 패턴(160)을 형성한 후에는 P형 불순물로 도핑된 다결정 규소층을 1,000~3,000Å의 두께로 증착하고 선택적으로 식각하여 리콜 게이트 전극(41), 패스 게이트 전극(42) 및 SONOS 게이트 전극(43)을 형성한다. 이 때, SONOS 게이트 전극(43)은 ONO 절연막 패턴(160) 위에 형성된다.After the ONO insulating layer pattern 160 is formed in this manner, a polycrystalline silicon layer doped with P-type impurities is deposited to a thickness of 1,000 to 3000 GPa and selectively etched to recall the gate gate 41, the pass gate electrode 42, and the like. The SONOS gate electrode 43 is formed. At this time, the SONOS gate electrode 43 is formed on the ONO insulating film pattern 160.
이어서, 게이트 전극(41, 42, 43)을 마스크로 하여 실리콘 기판(110)에 N형 불순물을 저농도로 도핑함으로써 LDD 영역(12, 14, 16)을 형성한다. 이 때, 소스 영역(11), 소스/드레인 영역(13, 15) 및 드레인 영역(17)이 될 부분에도 저농도의 N형 불순물이 도핑된다.Next, the LDD regions 12, 14, and 16 are formed by doping the silicon substrate 110 at low concentration with the gate electrodes 41, 42, and 43 as masks. At this time, portions of the source region 11, the source / drain regions 13 and 15, and the drain region 17 are also doped with low concentration N-type impurities.
다음, 리콜, 패스 및 SONOS 게이트 전극(41, 42, 43) 표면을 산화하여 보호 산화막(71)을 형성하고, 다시 산화막을 증착하고 선택적으로 식각하여 측벽 산화막(72)을 형성한다.Next, the protective oxide film 71 is formed by oxidizing the recall, pass and SONOS gate electrodes 41, 42, and 43, and the oxide film is further deposited and selectively etched to form the sidewall oxide film 72.
이이서, 게이트 전극(41, 42, 43)과 측벽 산화막(72)을 마스크로 하여 반도체 기판(10)에 N형 불순물을 고농도로 도핑함으로써 소스 영역(11), 소스/드레인 영역(13, 15) 및 드레인 영역(17)을 형성한다.Next, the semiconductor substrate 10 is heavily doped with N-type impurities using the gate electrodes 41, 42, 43, and the sidewall oxide film 72 as a mask, thereby forming the source region 11 and the source / drain regions 13 and 15. ) And the drain region 17 are formed.
다음, PE-TEOS, FSG, USG 등의 절연 물질로 층간 절연막(50)을 형성한 후 소스 영역(11) 및 드레인 영역(17)을 노출하는 비아홀과 게이트 전극(41, 42, 43)을 각각 노출하는 비아홀을 형성한다. 비아홀에는 텅스텐 등의 금속을 채워 플러그를 형성함으로써 비아(61, 62, 63, 64, 65)를 완성한다. Next, after the interlayer insulating film 50 is formed of an insulating material such as PE-TEOS, FSG, or USG, the via holes and the gate electrodes 41, 42, and 43 exposing the source region 11 and the drain region 17 are respectively formed. Form an exposed via hole. The via holes are filled with metal such as tungsten to form plugs to complete the vias 61, 62, 63, 64, 65.
이후 층간 절연막(50) 위에 금속막을 형성한 후 선택적 식각 공정으로 금속막을 패터닝하여 비아(61, 62, 63, 64, 65)와 연결되는 금속 배선층(90)을 형성한다. 이후 필요에 따라 층간 절연막과 금속 배선층을 몇 층 더 형성할 수 있다. Thereafter, a metal film is formed on the interlayer insulating film 50, and then the metal film is patterned by a selective etching process to form a metal wiring layer 90 connected to the vias 61, 62, 63, 64, and 65. Thereafter, several more interlayer insulating films and metal wiring layers may be formed.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be.
본 발명에 따른 비휘발성 반도체 메모리 소자의 제조 방법은 건식 식각으로 ONO 절연막을 제거하던 것 대신에 습식 식각을 이용함으로써 종래 건식 식각시 발생하였던 폴리 실리콘 붙음 현상을 제거할 수 있다는 장점이 있다. The method of manufacturing a nonvolatile semiconductor memory device according to the present invention has the advantage of eliminating the polysilicon sticking phenomenon generated during dry etching by using wet etching instead of removing the ONO insulating layer by dry etching.
또한, 건식 식각시 발생하는 플라즈마 데미지는 웨이퍼 별, 웨이퍼 상 위치 별 문턱 전압의 차이를 유발시켰으나, 습식 식각으로 진행할 경우에는 플라즈마 데미지가 발생하지 않으므로 웨이퍼 별, 웨이퍼 상 위치 별 문턱 전압의 차이가 발생하지 않는다는 장점이 있다. In addition, the plasma damage generated during the dry etching caused a difference in threshold voltages for each wafer and the position on the wafer. However, the plasma damage does not occur in the wet etching process, so the threshold voltage for each wafer and wafer position occurs. The advantage is that it does not.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 SONOS 구조의 ONO 절연막 패턴을 도시한 도면이고, 1 is a diagram illustrating an ONO insulating film pattern of a SONOS structure of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법을 도시한 도면이고,2A through 2F illustrate a method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention.
도 3은 종래의 건식 식각법에 의해 ONO 절연막 패턴을 형성할 경우에 소자 분리 트렌치 영역에 산화막 측벽이 남아있는 것을 도시한 도면이고,3 is a view showing that oxide film sidewalls remain in an isolation trench region when an ONO insulating film pattern is formed by a conventional dry etching method.
도 4는 종래의 건식 식각법에 의해 ONO 절연막 패턴을 형성할 경우에 소자 분리 트렌치 영역에 질화막 측벽이 남아있는 것을 도시한 도면이고,4 is a view showing that the nitride film sidewalls remain in the isolation trench region when the ONO insulating film pattern is formed by a conventional dry etching method.
도 5는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법에 따라 제조한 비휘발성 반도체 메모리 소자의 문턱 전압을 도시한 도면이다. 5 is a diagram illustrating a threshold voltage of a nonvolatile semiconductor memory device manufactured by a method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
110 : 실리콘 기판 120 : 소자 분리 트렌치110: silicon substrate 120: device isolation trench
130 : 제1 산화막 141 : 질화막 패턴130: first oxide film 141: nitride film pattern
151 : 제2 산화막 패턴 152 : 산화막 측벽 151: second oxide film pattern 152: oxide film sidewall
160 : ONO 절연막 패턴160: ONO insulating film pattern
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0051108A KR100529649B1 (en) | 2003-07-24 | 2003-07-24 | Manufacturing method of nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0051108A KR100529649B1 (en) | 2003-07-24 | 2003-07-24 | Manufacturing method of nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050012023A KR20050012023A (en) | 2005-01-31 |
| KR100529649B1 true KR100529649B1 (en) | 2005-11-17 |
Family
ID=37223935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0051108A KR100529649B1 (en) | 2003-07-24 | 2003-07-24 | Manufacturing method of nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100529649B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498217B2 (en) | 2006-05-12 | 2009-03-03 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor memory devices with unit cells having charge trapping layers |
-
2003
- 2003-07-24 KR KR10-2003-0051108A patent/KR100529649B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498217B2 (en) | 2006-05-12 | 2009-03-03 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor memory devices with unit cells having charge trapping layers |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050012023A (en) | 2005-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100375235B1 (en) | Sonos flash memory device and a method for fabricating the same | |
| KR100605510B1 (en) | methods of fabricating flash memory devices including control gate extensions | |
| KR100418091B1 (en) | Method of manufacturing semiconductor device | |
| KR100454135B1 (en) | Method of forming non-volatile memory device | |
| US7141473B2 (en) | Self-aligned 1 bit local SONOS memory cell and method of fabricating the same | |
| US7491998B2 (en) | One time programmable memory and the manufacturing method thereof | |
| KR100521371B1 (en) | Silicon-Oxide-Nitride-Oxide-Silicon (SONOS) Type Nonvolatile Memory And Method Of Fabricating The Same | |
| US7041555B2 (en) | Method for manufacturing flash memory device | |
| KR20010003086A (en) | Method for forming floating gates | |
| KR100529649B1 (en) | Manufacturing method of nonvolatile semiconductor memory device | |
| KR100572327B1 (en) | Method for forming a tunneling insulating layer in a nonvolatible memory device | |
| KR100903460B1 (en) | Memory Cell Manufacturing Method with a Step of Filling Space between Two Spacers and the Structure | |
| TW202018917A (en) | Non-volatile memory and manufacturing method thereof | |
| KR100719738B1 (en) | Flash memory device and method of operating and manufacturing the same | |
| KR100536799B1 (en) | semiconductor device and fabricating method thereof | |
| KR100771553B1 (en) | Buried type non-volatile memory device having charge trapping layer and method for fabricating the same | |
| US7144774B1 (en) | Method of fabricating non-volatile memory | |
| KR100456579B1 (en) | Mask Read-Only Memory(ROM) Devices And Method Of Fabricating The Same | |
| KR100425438B1 (en) | Method of manufacturing non-volatile memory cell without stringers between adjacent control gate electrodes | |
| US20080305594A1 (en) | Method for fabricating non-volatile memory | |
| US20050153543A1 (en) | Method of forming self aligned contact | |
| KR100279001B1 (en) | Manufacturing Method of Flash Memory Cell | |
| KR100624947B1 (en) | Flash memory device and method of manufacturing the same | |
| KR100489517B1 (en) | Method for manufacturing non-volatile memory device | |
| KR20060066961A (en) | Nand-type non-volatile memory device and method of forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |