KR100425438B1 - Method of manufacturing non-volatile memory cell without stringers between adjacent control gate electrodes - Google Patents

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Abstract

PURPOSE: A method of manufacturing a non-volatile memory cell is provided to restrain stringers between adjacent control gate electrodes by using a first conductive pattern with a positive slope. CONSTITUTION: A plurality of isolation layers(1b) for defining an active region are formed at predetermined portions of a semiconductor substrate(100). An insulating pattern made of a first insulating pattern(111) and a second insulating pattern is formed on each isolation layer. A tunnel oxide layer(2b) is formed on a surface of the active region. A first conductive pattern(3c) with a positive slope is formed between the insulating patterns on the tunnel oxide layer. The second insulating pattern is removed from each insulating pattern. An inter-polysilicone layer dielectric(4b) and a second conductive layer(5b) are sequentially formed on the entire surface of the resultant structure.

Description

비휘발성 메모리 셀 제조방법Nonvolatile Memory Cell Manufacturing Method

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 비휘발성 메모리 소자의 셀 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a cell manufacturing method for a nonvolatile memory device.

비휘발성 메모리 소자는 전원이 차단될지라도 메모리 셀에 저장된 정보가 지워지지 않는다는 특징이 있다. 이러한 비휘발성 메모리 소자는 상술한 특성으로 인하여 컴퓨터 및 메모리 카드등에 널리 사용되고 있다. 비휘발성 메모리 소자의 셀은 셀 트랜지스터의 채널영역 상부에 제어게이트 전극이 위치하고, 이러한 제어게트 전극은 원하는 메모리 셀을 선택하기 위한 워드라인과 연결된다. 그리고, 상기 제어게이트 전극 및 상기 채널영역 사이에 정보를 저장시키기 위한 부유게이트가 개재되어 있다. 또한, 채널영역 및 부유게이트 사이에는 전하가 터널링되도록 50Å 내지 100Å의 얇은 터널산화막이 개재되어 있고, 상기 제어게이트 전극 및 부유게이트 사이에는 폴리실리콘층간 절연막이 개재되어 있다. 따라서, 부유게이트는 터널산화막 및 폴리실리콘층간 절연막에 의해 둘러싸여져 격리되어 있으므로 부유게이트 내에 주입된 전하들은 외부로 이탈되지 않는다. 이에 따라, 외부로부터 전원이 차단될지라도 메모리 셀에 저장된 정보는 소멸되지 않는다.The nonvolatile memory device is characterized in that the information stored in the memory cell is not erased even when the power supply is cut off. Such nonvolatile memory devices are widely used in computers and memory cards due to the above characteristics. A control gate electrode is positioned on a channel region of a cell transistor in a cell of a nonvolatile memory device, and the control gate electrode is connected to a word line for selecting a desired memory cell. A floating gate is disposed between the control gate electrode and the channel region to store information. Further, a thin tunnel oxide film of 50 kV to 100 kV is interposed between the channel region and the floating gate so as to tunnel the charge, and an interlayer polysilicon insulating film is interposed between the control gate electrode and the floating gate. Therefore, since the floating gate is surrounded and isolated by the tunnel oxide film and the polysilicon interlayer insulating film, the charges injected into the floating gate do not escape to the outside. Accordingly, even if the power is cut off from the outside, the information stored in the memory cell is not destroyed.

도 1은 종래기술 및 본 발명에 적용되는 일반적인 비휘발성 메모리 소자의 셀 어레이 영역의 일 부분을 나타내는 레이아웃도이다.1 is a layout diagram illustrating a portion of a cell array region of a general nonvolatile memory device according to the related art and the present invention.

도 1을 참조하면, 반도체기판의 소정영역에 활성영역을 한정하기 위한 복수의 활성영역 패턴(1)이 서로 평행하게 배치되어 있고, 상기 활성영역 패턴(1)들 사이의 비활성영역 상에 상기 활성영역 패턴(1)과 수직한 방향으로 인접하는 부유게이트들을 서로 격리시키기 위한 부유게이트 격리 패턴(3)이 배치되어 있다. 그리고, 상기 활성영역 패턴(1)을 가로지르는 복수의 제어게이트 전극 패턴(5)이 배치되어 있다. 여기서, 상기 제어게이트 전극 패턴(5)은 원하는 메모리 셀을 선택하기 위한 워드라인 역할을 한다.Referring to FIG. 1, a plurality of active region patterns 1 for defining active regions in a predetermined region of a semiconductor substrate are arranged in parallel with each other, and the active regions are formed on inactive regions between the active region patterns 1. A floating gate isolation pattern 3 is arranged to isolate adjacent floating gates in a direction perpendicular to the region pattern 1. In addition, a plurality of control gate electrode patterns 5 are disposed across the active region pattern 1. Here, the control gate electrode pattern 5 serves as a word line for selecting a desired memory cell.

도 2 및 도 3은 도 1의 레이아웃도에 의해 제작된 일련의 마스크를 사용하여 종래기술에 따른 비휘발성 메모리 셀을 제작하는 방법을 설명하기 위한 도면들로서 도 1의 절단선 Ⅱ-Ⅱ에 따라 도시한 단면도들이다.2 and 3 are diagrams for explaining a method of manufacturing a nonvolatile memory cell according to the prior art using a series of masks manufactured by the layout diagram of FIG. It is a cross-sectional view.

먼저 도 2를 참조하면, 도 1의 활성영역 패턴(1)이 그려진 마스크를 사용하여 반도체기판(10) 표면의 소정영역에 소자분리막(1a)을 형성한다. 여기서, 소자분리막(1a) 사이의 영역은 셀 트랜지스터가 형성되는 활성영역이다. 다음에, 상기 활성영역 표면에 수십 약 80Å 내지 100Å의 얇은 터널산화막(2)을 형성한다. 이어서, 상기 결과물 전면에 불순물로 도우핑된 제1 폴리실리콘막을 형성하고, 도 1의 부유게이트 격리 패턴(3)이 그려진 마스크를 사용하여 제1 폴리실리콘막을 패턴닝함으로써 상기 소자분리막(1a)의 중앙부분을 노출시키는 제1 폴리실리콘막 패턴(3a)을 형성한다. 이때, 도 2에 도시된 바와 같이 제1 폴리실리콘막 패턴(3a)은 그 측벽이 네가티브 경사를 갖도록 식각되어진다. 이는, 미세 패턴을 형성하기 위한 일반적인 식각 레서피의 특성이다. 계속해서, 상기 제1 폴리실리콘막 패턴(3a)이 형성된 결과물 전면에 폴리실리콘층간 절연막(4), 예컨대 산화막 또는 O/N/O막을 형성한다. 다음에, 상기 폴리실리콘층간 절연막(4) 상에 불순물로 도우핑된 제2 폴리실리콘막(5a)을 형성한다.First, referring to FIG. 2, the device isolation layer 1a is formed in a predetermined region of the surface of the semiconductor substrate 10 using a mask on which the active region pattern 1 of FIG. 1 is drawn. Here, the region between the device isolation films 1a is an active region where the cell transistor is formed. Next, a thin tunnel oxide film 2 having a thickness of about 80 kV to 100 kV is formed on the surface of the active region. Subsequently, a first polysilicon layer doped with impurities is formed on the entire surface of the resultant, and the first polysilicon layer is patterned by using a mask on which the floating gate isolation pattern 3 of FIG. 1 is drawn. A first polysilicon film pattern 3a exposing the central portion is formed. At this time, as shown in FIG. 2, the first polysilicon film pattern 3a is etched such that the sidewall thereof has a negative slope. This is a characteristic of a general etching recipe for forming a fine pattern. Subsequently, a polysilicon interlayer insulating film 4, for example, an oxide film or an O / N / O film, is formed on the entire surface of the resultant in which the first polysilicon film pattern 3a is formed. Next, a second polysilicon film 5a doped with an impurity is formed on the polysilicon interlayer insulating film 4.

도 3은 제어게이트 전극을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 도 1의 제어게이트 전극 패턴(5)이 그려진 마스크를 사용하여 제2 폴리실리콘막(5a), 폴리실리콘층간 절연막(4) 및 제1 도전막을 차례로 패터닝함으로써, 각각의 메모리 셀마다 격리된 부유게이트(도시되지 않음) 및 상기 부유게이트 상부를 지나면서 활성영역을 가로지르는 제어게이트 전극(도시되지 않음)을 형성한다. 이때, 도 1의 절단선 Ⅱ-Ⅱ에 따른 단면도인 도 3에서 보여진 바와 같이, 제어게이트 전극 사이의 영역에 제2 폴리실리콘막 잔여물(5b) 및 폴리실리콘층간 절연막 잔여물(4a)이 잔존한다. 이는 제1 폴리실리콘막 패턴(3a)의 측벽이 네가티브 경사를 갖기 때문이다. 이와 같이 잔존하는 제2 폴리실리콘막 잔여물(5b)은 도 1의 활성영역 방향으로 서로 인접한 메모리 셀의 제어게이트 전극들을 전기적으로 서로 연결시키는 스트링거 역할을 한다. 따라서, 원하는 메모리 셀이 올바르게 선택되는 것을 방해한다.3 is a cross-sectional view for explaining a step of forming a control gate electrode. Specifically, each memory is patterned by sequentially patterning the second polysilicon film 5a, the polysilicon interlayer insulating film 4, and the first conductive film using a mask on which the control gate electrode pattern 5 of FIG. 1 is drawn. Each cell forms an isolated floating gate (not shown) and a control gate electrode (not shown) that crosses the active region while passing over the floating gate. At this time, the second polysilicon film residue 5b and the polysilicon interlayer insulating film residue 4a remain in the region between the control gate electrodes, as shown in FIG. 3 along the cut line II-II of FIG. 1. do. This is because the sidewall of the first polysilicon film pattern 3a has a negative slope. The remaining second polysilicon film residue 5b serves as a stringer for electrically connecting the control gate electrodes of the memory cells adjacent to each other in the direction of the active region of FIG. 1. Thus, it prevents the desired memory cell from being selected correctly.

본 발명의 목적은 서로 인접한 제어게이트 전극 사이의 스트링거를 제거할 수 있는 비휘발성 메모리 소자의 셀 제조방법을 제공하는 데 있다.An object of the present invention is to provide a cell manufacturing method of a nonvolatile memory device capable of eliminating stringers between adjacent control gate electrodes.

도 1은 종래기술 및 본 발명에 적용되는 일반적인 비휘발성 메모리 셀의 레이아웃도이다.1 is a layout diagram of a general nonvolatile memory cell applied to the prior art and the present invention.

도 2 및 도 3은 종래기술에 의한 비휘발성 메모리 셀의 제조방법을 설명하기 위한 단면도들이다.2 and 3 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell according to the prior art.

도 4 내지 도 7은 본 발명에 따른 비휘발성 메모리 셀의 제조방법을 설명하기 위한 단면도들이다.4 to 7 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell according to the present invention.

상기 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 셀을 제조하는 방법은 먼저, 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한다. 다음에, 상기 소자분리막 상에 차례로 적층된 제1 절연막 패턴 및 제2 절연막 패턴으로 구성된 절연막 패턴을 형성한다. 이와 같이 형성된 절연막 패턴의 측벽은 통상 네가티브 경사를 갖는다. 다음에, 상기 활성영역 표면에 터널산화막을 형성하고, 그 결과물 전면에 제1 도전막을 형성한다. 이어서, 상기 절연막 패턴이 노출될 때까지 상기 제1 도전막을 평탄화시킴으로써 절연막 패턴 사이의 영역에 상기 터널산화막을 덮는 제1 도전막 패턴을 형성한다. 이와 같이 형성된 제1 도전막 패턴의 측벽은 포지티브 경사를 갖는다, 이어서, 상기 제2 절연막 패턴을 제거하고 그 결과물 전면에 폴리실리콘층간 절연막 및 제2 도전막을 차례로 형성한다. 다음에, 상기 제2 도전막, 폴리실리콘층간 절연막, 및 제1 도전막 패턴을 연속적으로 패터닝하여 부유게이트, 폴리실리콘층간 절연막 및 제어게이트 전극이 차례로 적층된 메모리 셀의 게이트 패턴을 형성한다. 이때, 제1 도전막 패턴의 측벽이 포지티브 경사를 갖기 때문에 제어게이트 전극 사이의 영역에 존재하는 제2 도전막, 폴리실리콘층간 절연막 및 제1 도전막 패턴이 모두 식각되므로 서로 이웃한 제어게이트 전극 사이에 제2 도전막으로 이루어진 스트링거가 잔존하는 것을 방지할 수 있다.In order to achieve the above object, a method of manufacturing a cell of a nonvolatile memory device according to the present invention first forms an element isolation film defining an active region in a predetermined region of a semiconductor substrate. Next, an insulating film pattern composed of a first insulating film pattern and a second insulating film pattern, which are sequentially stacked on the device isolation film, is formed. The sidewalls of the insulating film pattern thus formed usually have a negative slope. Next, a tunnel oxide film is formed on the surface of the active region, and a first conductive film is formed over the entire surface of the resultant product. Subsequently, the first conductive film is planarized until the insulating film pattern is exposed to form a first conductive film pattern covering the tunnel oxide film in a region between the insulating film patterns. The sidewalls of the first conductive film pattern thus formed have a positive inclination. Then, the second insulating film pattern is removed, and a polysilicon interlayer insulating film and a second conductive film are sequentially formed on the entire surface of the resultant product. Next, the second conductive film, the polysilicon interlayer insulating film, and the first conductive film pattern are successively patterned to form a gate pattern of a memory cell in which a floating gate, a polysilicon interlayer insulating film, and a control gate electrode are sequentially stacked. At this time, since the sidewalls of the first conductive film pattern have a positive inclination, the second conductive film, the polysilicon interlayer insulating film, and the first conductive film pattern present in the region between the control gate electrodes are etched, and thus, between the control gate electrodes adjacent to each other. It is possible to prevent the stringer made of the second conductive film from remaining.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4 내지 도 7은 도 1의 절단선 Ⅱ-Ⅱ에 따른 본 발명의 비휘발성 메모리 소자의 셀 제조방법을 설명하기 위한 단면도들이다.4 to 7 are cross-sectional views illustrating a cell manufacturing method of a nonvolatile memory device of the present invention according to the cutting line II-II of FIG. 1.

도 4를 참조하면, 반도체기판(100)의 소정영역에 도 1의 활성영역 패턴(1)이 그려진 마스크를 사용하여 활성영역을 한정하는 소자분리막(1b)을 형성한다. 여기서, 상기 소자분리막(1b)은 로코스(LOCOS) 공정에 의한 필드산화막으로 형성하는 경우를 예로 하여 도시하였으나 트렌치 공정을 이용하여 CVD 산화막으로 형성할 수도 있다. 다음에, 상기 소자분리막(1b)이 형성된 결과물 전면에 제1 절연막 및 제2 절연막을 차례로 형성한다. 제1 절연막은 상기 소자분리막(1b)에 대하여 식각 선택비를 갖는 질화막으로 형성하는 것이 바람직하고, 제2 절연막은 제1 절연막에 대하여 식각 선택비를 갖는 산화막으로 형성하는 것이 바람직하다. 이어서, 상기 제2 절연막 상에 도 1의 부유게이트 격리 패턴(3)의 역상이 그려진 마스크를 사용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 이와 같이 형성된 포토레지스트 패턴을 식각 마스크로 하여 상기 제2 절연막 및 제1 절연막을 연속적으로 식각하면, 도 4에 도시된 바와 같이 소자분리막(1b) 상에 차례로 적층된 제1 절연막 패턴(111) 및 제2 절연막 패턴(113)으로 구성된 절연막 패턴(3b)이 형성된다. 이때, 상기 절연막 패턴(3b)을 형성하기 위한 식각공정은 일반적으로 미세 패턴을 형성하기 위한 레서피를 이용하기 때문에 절연막 패턴의 측벽이 도 4에 도시된 바와 같이 네가티브 경사를 갖는다.Referring to FIG. 4, an isolation layer 1b defining an active region is formed in a predetermined region of the semiconductor substrate 100 by using a mask on which the active region pattern 1 of FIG. 1 is drawn. Here, the device isolation film 1b is formed as a field oxide film by a LOCOS process as an example, but may be formed as a CVD oxide film using a trench process. Next, a first insulating film and a second insulating film are sequentially formed on the entire surface of the resultant device on which the device isolation film 1b is formed. The first insulating film is preferably formed of a nitride film having an etching selectivity with respect to the device isolation film 1b, and the second insulating film is preferably formed of an oxide film having an etching selectivity with respect to the first insulating film. Subsequently, a photoresist pattern (not shown) is formed on the second insulating layer by using a mask on which the reverse phase of the floating gate isolation pattern 3 of FIG. 1 is drawn. When the second insulating film and the first insulating film are continuously etched using the photoresist pattern formed as an etching mask, the first insulating film pattern 111 sequentially stacked on the device isolation film 1b as shown in FIG. 4 and An insulating film pattern 3b composed of the second insulating film pattern 113 is formed. In this case, since the etching process for forming the insulating film pattern 3b generally uses a recipe for forming a fine pattern, the sidewall of the insulating film pattern has a negative slope as shown in FIG. 4.

도 5는 터널산화막(2b) 및 제1 도전막 패턴(3c)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 절연막 패턴(3b)이 형성된 결과물의 활성영역 표면에 50Å 내지 100Å의 얇은 터널산화막(2b)을 형성한다. 이어서, 상기 터널산화막(2b)이 형성된 결과물의 전면에 제1 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 다음에, 상기 절연막 패턴(3b)이 노출될 때까지 상기 제1 도전막을 평탄화시키어 절연막 패턴(3b) 사이의 영역에 터널산화막(2b)을 덮는 제1 도전막 패턴(3c)을 형성한다. 여기서, 제1 도전막을 평탄화시키는 방법으로 절연막 패턴(3b)이 노출될 때까지 상기 제1 도전막을 화학기계적 연마(CMP) 공정으로 전면식각하는 방법을 사용하는 것이 바람직하다. 또한, 상기 제1 도전막을 평탄화시키는 또 다른 방법으로 먼저, 상기 제1 도전막 상에 액상의 물질막, 예컨대 포토레지스트막 또는 SOG막을 도포하는 공정과, 상기 액상의 물질막을 소정의 온도에서 베이킹하여 경화된 물질막을 형성하는 공정과, 상기 절연막 패턴(3b)이 노출될 때까지 경화된 물질막 및 제1 도전막을 에치백하는 공정과, 제1 도전막 상에 잔존하는 경화된 물질막을 제거하는 공정으로 이루어지는 방법을 사용할 수도 있다. 이때, 상기 경화된 물질막 및 제1 도전막을 에치백할 때, 경화된 물질막 및 제1 도전막의 식각률이 거의 1:1인 식각 레서피를 사용하는 것이 바람직하다. 이와 같이 형성된 제1 도전막 패턴(3c)의 측벽 프로파일은 도 5에 보여진 바와 같이 포지티브 경사를 갖는다.5 is a cross-sectional view for explaining a step of forming the tunnel oxide film 2b and the first conductive film pattern 3c. Specifically, a thin tunnel oxide film 2b having a thickness of 50 mV to 100 mV is formed on the surface of the active region of the resultant layer in which the insulating layer pattern 3b is formed. Subsequently, a first conductive film, such as a doped polysilicon film, is formed on the entire surface of the resultant product in which the tunnel oxide film 2b is formed. Next, the first conductive film is planarized until the insulating film pattern 3b is exposed to form a first conductive film pattern 3c covering the tunnel oxide film 2b in a region between the insulating film patterns 3b. As a method of planarizing the first conductive film, it is preferable to use a method of etching the entire surface of the first conductive film by a chemical mechanical polishing (CMP) process until the insulating film pattern 3b is exposed. In addition, as another method of planarizing the first conductive film, first, applying a liquid material film, such as a photoresist film or an SOG film, on the first conductive film, and baking the liquid material film at a predetermined temperature Forming a cured material film, etching back the cured material film and the first conductive film until the insulating film pattern 3b is exposed, and removing the cured material film remaining on the first conductive film It is also possible to use a method consisting of. In this case, when etching the cured material layer and the first conductive layer, it is preferable to use an etching recipe in which the etch rates of the cured material layer and the first conductive layer are almost 1: 1. The sidewall profile of the first conductive film pattern 3c thus formed has a positive slope as shown in FIG. 5.

도 6은 폴리실리콘층간 절연막(4b) 및 제2 도전막(5b)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 노출된 절연막 패턴(3b)의 상부층인 제2 절연막 패턴(113)을 습식식각용액, 예컨대 불산용액(HF solution) 또는 완충산화막 식각용액(BOE; buffered oxide etchant)으로 제거한다. 이때, 질화막으로 형성된 상기 제1 절연막 패턴(111)은 식각저지막 역할을 하므로 그 아래의 소자분리막(1b)이 식각되는 것을 방지한다. 다음에, 제2 절연막 패턴(113)이 제거된 결과물 전면에 폴리실리콘층간 절연막(4b) 및 제2 도전막을 차례로 형성한다. 여기서, 상기 폴리실리콘층간 절연막(4b)은 산화막, N/O막 또는 O/N/O막으로 형성하거나 유전상수가 높은 탄탈륨 산화막과 같은 고유전체막으로 형성할 수도 있다. 그리고, 제2 도전막(5b)은 도우핑된 폴리실리콘막으로 형성하거나, 도우핑된 폴리실리콘막 및 텅스텐 실리사이드막으로 구성된 텅스텐 폴리사이드막으로 형성할 수도 있다. 이때, 상기 폴리실리콘층간 절연막(4b)을 형성하기 전에 질화막으로 형성된 제1 절연막 패턴(111)을 습식 식각공정 또는 건식 식각공정으로 제거할 수도 있다.6 is a cross-sectional view for explaining the steps of forming the polysilicon interlayer insulating film 4b and the second conductive film 5b. In detail, the second insulating layer pattern 113, which is the upper layer of the exposed insulating layer pattern 3b, is removed by a wet etching solution, such as a hydrofluoric acid solution (HF solution) or a buffered oxide etchant (BOE). In this case, since the first insulating layer pattern 111 formed of the nitride layer serves as an etch stop layer, the device isolation layer 1b under the nitride layer is prevented from being etched. Next, the polysilicon interlayer insulating film 4b and the second conductive film are sequentially formed on the entire surface of the resultant from which the second insulating film pattern 113 is removed. The polysilicon interlayer insulating film 4b may be formed of an oxide film, an N / O film, an O / N / O film, or a high dielectric film such as a tantalum oxide film having a high dielectric constant. The second conductive film 5b may be formed of a doped polysilicon film or a tungsten polyside film composed of a doped polysilicon film and a tungsten silicide film. In this case, before the polysilicon interlayer insulating film 4b is formed, the first insulating film pattern 111 formed of the nitride film may be removed by a wet etching process or a dry etching process.

도 7은 제어게이트 전극을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 도 1의 제어게이트 전극 패턴(5)이 그려진 마스크를 사용하여 제2 도전막(5b), 폴리실리콘층간 절연막(4b) 및 제1 도전막 패턴(3c)을 연속적으로 패터닝함으로써, 제어게이트 전극(도시되지 않음) 및 부유게이트(도시되지 않음)을 형성한다. 이때, 도 7에 도시된 바와 같이 제어게이트 전극 사이의 영역에 제2 도전막(5b)의 잔여물로 이루어진 스트링거가 잔존하지 않음을 알 수 있다. 이는 제1 도전막 패턴(3c)의 측벽 프로파일이 포지티브 경사를 갖기 때문이다.7 is a cross-sectional view for explaining a step of forming a control gate electrode. More specifically, the second conductive film 5b, the polysilicon interlayer insulating film 4b, and the first conductive film pattern 3c are successively formed using a mask on which the control gate electrode pattern 5 of FIG. 1 is drawn. By patterning, control gate electrodes (not shown) and floating gates (not shown) are formed. In this case, as shown in FIG. 7, it can be seen that the stringer made of the residue of the second conductive layer 5b does not remain in the region between the control gate electrodes. This is because the sidewall profile of the first conductive film pattern 3c has a positive slope.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.

상술한 바와 같이 본 발명의 실시예에 따르면, 제어게이트 전극을 형성하기 위한 패터닝 공정을 실시한 후에 서로 인접한 제어게이트 전극 사이의 영역에 스트링거가 잔존하는 현상을 제거할 수 있다. 따라서, 신뢰성이 우수한 비휘발성 메모리 소자의 셀을 구현할 수 있다.As described above, according to the exemplary embodiment of the present invention, after the patterning process for forming the control gate electrode is performed, the phenomenon in which the stringer remains in the region between the adjacent control gate electrodes can be eliminated. Therefore, a cell of a nonvolatile memory device having high reliability can be implemented.

Claims (12)

반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;Forming an isolation layer defining an active region in a predetermined region of the semiconductor substrate; 상기 소자분리막 상에 차례로 적층된 제1 절연막 패턴 및 제2 절연막 패턴으로 구성된 절연막 패턴을 형성하는 단계;Forming an insulating film pattern including a first insulating film pattern and a second insulating film pattern sequentially stacked on the device isolation film; 상기 활성영역 표면에 터널산화막을 형성하는 단계;Forming a tunnel oxide film on the surface of the active region; 상기 절연막 패턴 사이의 영역에 상기 터널산화막을 덮는 제1 도전막 패턴을 형성하는 단계;Forming a first conductive film pattern covering the tunnel oxide film in a region between the insulating film patterns; 상기 제2 절연막 패턴을 제거하는 단계; 및Removing the second insulating film pattern; And 상기 결과물 전면에 폴리실리콘층간 절연막 및 제2 도전막을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.And sequentially forming a polysilicon interlayer insulating film and a second conductive film on the entire surface of the resultant product. 제1항에 있어서, 상기 소자분리막은 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.The method of claim 1, wherein the device isolation layer is formed of an oxide film. 제1항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 각각 질화막 및 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.The method of claim 1, wherein the first insulating film pattern and the second insulating film pattern are formed of a nitride film and an oxide film, respectively. 제1항에 있어서, 상기 제1 도전막 패턴을 형성하는 단계는The method of claim 1, wherein the forming of the first conductive layer pattern is performed. 상기 터널산화막이 형성된 결과물 전면에 제1 도전막을 형성하는 단계; 및Forming a first conductive film on an entire surface of the resultant product in which the tunnel oxide film is formed; And 상기 절연막 패턴이 노출될 때까지 상기 제1 도전막을 평탄화시키어 상기 절연막 패턴 사이의 영역에 상기 터널산화막을 덮는 제1 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.Planarizing the first conductive layer until the insulating layer pattern is exposed, thereby forming a first conductive layer pattern covering the tunnel oxide layer in an area between the insulating layer patterns. Way. 제4항에 있어서, 상기 제1 도전막을 평탄화시키는 방법은The method of claim 4, wherein the first conductive film is planarized. 상기 제1 도전막이 형성된 결과물 상에 액상의 물질막을 도포하는 단계;Applying a liquid material film on a resultant material on which the first conductive film is formed; 상기 액상의 물질막을 소정의 온도에서 베이킹하여 경화시키는 단계;Baking and curing the liquid material film at a predetermined temperature; 상기 절연막 패턴이 노출될 때까지 상기 경화된 물질막 및 상기 제1 도전막을 에치백하는 단계; 및Etching back the cured material layer and the first conductive layer until the insulating layer pattern is exposed; And 상기 제1 도전막 표면에 잔존하는 경화된 물질막 잔여물을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.And removing the cured material film residue remaining on the surface of the first conductive film. 제4항에 있어서, 상기 액상의 물질막은 포토레지스트막 또는 SOG막인 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.The method of claim 4, wherein the liquid material film is a photoresist film or an SOG film. 제4항에 있어서, 상기 제1 도전막을 평탄화시키는 방법은The method of claim 4, wherein the first conductive film is planarized. 상기 절연막 패턴이 노출될 때까지 상기 제1 도전막을 화학기계적 연마(CMP) 공정으로 식각하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.And etching the first conductive layer by a chemical mechanical polishing (CMP) process until the insulating layer pattern is exposed. 제4항에 있어서, 상기 제1 도전막은 도우핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.The method of claim 4, wherein the first conductive layer is formed of a doped polysilicon layer. 제1항에 있어서, 상기 폴리실리콘층간 절연막은 산화막, N/O막 또는 O/N/O막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.2. The method of claim 1, wherein the polysilicon interlayer insulating film is formed of an oxide film, an N / O film, or an O / N / O film. 제1항에 있어서, 상기 제2 도전막은 폴리사이드막 또는 도우핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.The method of claim 1, wherein the second conductive layer is formed of a polyside layer or a doped polysilicon layer. 제10항에 있어서, 상기 폴리사이드막은 도우핑된 폴리실리콘막 및 텅스텐 실리사이드막으로 구성된 텅스텐 폴리사이드막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.The method of claim 10, wherein the polyside film is formed of a tungsten polyside film composed of a doped polysilicon film and a tungsten silicide film. 제1항에 있어서, 상기 제2 절연막 패턴을 제거하는 단계 이후에The method of claim 1, further comprising removing the second insulating layer pattern. 상기 제1 절연막 패턴을 제거하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조방법.And removing the first insulating layer pattern.
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