JPH1027857A - Non-volatile semiconductor memory device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は不揮発性記憶装置の
製造方法及び不揮発性記憶装置に関し、特には、フロー
ティングゲート型の不揮発性記憶装置の製造方法及び不
揮発性記憶装置に関する。The present invention relates to a method of manufacturing a nonvolatile memory device and a nonvolatile memory device, and more particularly to a method of manufacturing a floating gate nonvolatile memory device and a nonvolatile memory device.
【０００２】[0002]
【従来の技術】図２には、フローティングゲート型の不
揮発性記憶装置の製造工程図を示す。この工程図は、不
揮発性記憶装置のゲート幅方向の断面を示している。不
揮発性記憶装置を製造するには、先ず、図２（１）に示
すように、表面側が素子分離膜２２で分離された半導体
基板２１における活性領域２１ａ上に第１絶縁膜２３を
成膜した後、半導体基板２１の上方にフローティングゲ
ート形成層２４を成膜する。次いで、このフローティン
グゲート形成層２４に関して、ゲート幅方向のパターニ
ングを行う。このパターニングは、リソグラフィー技術
によってフローティングゲート形成層２４上にレジスト
パターン（図示せず）を形成し、このレジストパターン
をマスクにしてフローティングゲート形成層２４をエッ
チングすることによって行う。この際、ゲート幅方向
で、素子分離膜２２とフローティングゲート形成層２４
とを重ねるようにパターニングを行う。2. Description of the Related Art FIG. 2 shows a manufacturing process of a floating gate type nonvolatile memory device. This process diagram shows a cross section of the nonvolatile memory device in the gate width direction. In order to manufacture a nonvolatile memory device, first, as shown in FIG. 2A, a first insulating film 23 was formed on an active region 21a of a semiconductor substrate 21 whose front surface side was separated by an element isolation film 22. After that, a floating gate formation layer 24 is formed above the semiconductor substrate 21. Next, the floating gate forming layer 24 is patterned in the gate width direction. This patterning is performed by forming a resist pattern (not shown) on the floating gate formation layer 24 by a lithography technique, and etching the floating gate formation layer 24 using the resist pattern as a mask. At this time, in the gate width direction, the element isolation film 22 and the floating gate formation layer 24 are formed.
Is performed so as to overlap.
【０００３】次に、図２（２）に示すように、フローテ
ィングゲート形成層２４を覆う状態で、半導体基板２１
上に第２絶縁膜２５とコントロールゲート形成層２６と
を順次成膜する。その後、フローティングゲート形成層
２４，第２絶縁膜２５及びコントロールゲート形成層２
６のパターニングをゲート長方向に関して行う（図示省
略）。これによって、半導体基板２１上に当該フローテ
ィングゲート形成層２４からなるフローティングゲート
２４ａと当該コントロールゲート形成層２６からなるコ
ントロールゲート２６ａとを形成する。その後、コント
ロールゲート２６ａをマスクにして、当該コントロール
ゲート２６ａ脇の活性領域２１ａにおける半導体基板２
１の表面側に、ソース及びドレイン（図示省略）を形成
するための不純物を導入する。[0003] Next, as shown in FIG. 2 (2), the semiconductor substrate 21 is covered with the floating gate forming layer 24.
A second insulating film 25 and a control gate formation layer 26 are sequentially formed thereon. Thereafter, the floating gate forming layer 24, the second insulating film 25, and the control gate forming layer 2
6 is performed in the gate length direction (not shown). Thus, a floating gate 24a composed of the floating gate formation layer 24 and a control gate 26a composed of the control gate formation layer 26 are formed on the semiconductor substrate 21. Thereafter, using the control gate 26a as a mask, the semiconductor substrate 2 in the active region 21a beside the control gate 26a is used.
An impurity for forming a source and a drain (not shown) is introduced into the surface side of the substrate 1.
【０００４】上記のようにして得られた不揮発性記憶装
置２は、表面が素子分離膜２２で分離された半導体基板
２１上に、第１絶縁膜２３，フローティングゲート２４
ａ，第２絶縁膜２５及びコントロールゲート２６ａが下
層から順に積層された構成になる。特に、活性領域上に
おいては、半導体基板２１上にフローティングゲート２
４ａを介してコントロールゲート２６ａが設けられるた
め、コントロールゲート２６ａに電圧を印加することに
よって、フローティングゲート２４ａに電荷が注入され
蓄積される。The nonvolatile memory device 2 obtained as described above has a first insulating film 23 and a floating gate 24 on a semiconductor substrate 21 whose surface is separated by an element isolation film 22.
a, the second insulating film 25, and the control gate 26a are sequentially stacked from the lower layer. In particular, on the active region, the floating gate 2
Since the control gate 26a is provided via 4a, by applying a voltage to the control gate 26a, charges are injected and accumulated in the floating gate 24a.
【０００５】[0005]
【発明が解決しようとする課題】しかし、上記不揮発性
記憶装置の製造方法では、半導体基板２１上に成膜した
フローティングゲート形成層２４をパターニングするこ
とによってフローティングゲート２４ａを形成している
ことから、フローティングゲート２４ａの角部Ａは略垂
直形状で半導体基板２１の表面から突出した状態になっ
ている。このため、このフローティングゲート２４ａに
おいては、当該角部Ａに電界が集中し易くなっている。
また、このフローティングゲート２４ａを覆う第２絶縁
膜２５は、当該角部Ａで膜厚が薄く成膜されてしまう。However, in the method of manufacturing a nonvolatile memory device, the floating gate 24a is formed by patterning the floating gate forming layer 24 formed on the semiconductor substrate 21. The corner A of the floating gate 24a has a substantially vertical shape and projects from the surface of the semiconductor substrate 21. Therefore, in the floating gate 24a, the electric field is easily concentrated on the corner A.
Further, the second insulating film 25 covering the floating gate 24a is formed to be thin at the corner A.
【０００６】以上のことから、フローティングゲート２
４ａに注入された電荷がこの角部Ａからコントロールゲ
ート２６ａにリークし易い。このため、このリークを防
止して電荷の保持特性を保つには、第２絶縁膜２５をあ
る程度の膜厚に設定する必要があり、これが素子構造の
微細化を妨げる要因になる。[0006] From the above, the floating gate 2
The charge injected into the gate 4a easily leaks from the corner A to the control gate 26a. Therefore, in order to prevent the leakage and maintain the charge holding characteristics, it is necessary to set the second insulating film 25 to a certain thickness, which is a factor that hinders miniaturization of the element structure.
【０００７】また、近年動作電圧の低減化に伴い、Ｖｄ
ｄ電圧をより低くしようとすると、第１絶縁膜２３より
も第２絶縁膜２５の面積を広く取ってその容量を大きく
する必要がある。この場合、フローティングゲート２４
ａの面積を大きくすることが必須となり、素子分離膜２
２とフローティングゲート２４ａとの重なり幅が大きく
なる。このため、当該フローティングゲート２４ａの表
面は素子分離膜２２の表面よりも高い位置になり、半導
体基板２１上における段差が大きくなる。これは、不揮
発性記憶装置における半導体基板上方の平坦化を困難に
し、当該不揮発性記憶装置の多層化を妨げる要因にな
る。In recent years, with the reduction in operating voltage, Vd
In order to lower the d voltage, it is necessary to increase the area of the second insulating film 25 to be larger than that of the first insulating film 23 to increase the capacitance. In this case, the floating gate 24
It is indispensable to increase the area of the element isolation film 2.
2 and the floating gate 24a have a large overlapping width. Therefore, the surface of the floating gate 24a is at a position higher than the surface of the element isolation film 22, and the step on the semiconductor substrate 21 is increased. This makes it difficult to flatten the upper portion of the semiconductor substrate in the nonvolatile memory device, and hinders multilayering of the nonvolatile memory device.
【０００８】そこで本発明は、電荷の保持特性の向上と
半導体基板の上方の平坦化を容易にすることができる不
揮発性記憶装置の製造方法及び不揮発性記憶を提供する
ことを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a nonvolatile memory device and a nonvolatile memory capable of improving charge retention characteristics and facilitating planarization above a semiconductor substrate.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性記憶装置の製造方法は、以下の手順
で行う。先ず、第１工程では、表面側に突出する形状の
素子分離膜で分離された半導体基板の活性領域上に第１
絶縁膜を成膜した後、素子分離膜間を埋め込む状態で半
導体基板の上方にフローティングゲート形成層を成膜す
る。次に、第２工程では、素子分離膜が露出するまでフ
ローティングゲート形成層の表面を平坦化する。その
後、第３工程では、フローティングゲート形成層及び素
子分離膜上に第２絶縁膜とコントロールゲート形成層と
を順次成膜する。次に、第４工程では、フローティング
ゲート形成層，第２絶縁膜及びコントロールゲート形成
層をゲート長方向に関してパターニングし、半導体基板
上にフローティングゲートとコントロールゲートとを形
成する。その後、第５工程では、ソース及びドレインを
形成するための不純物を半導体基板の表面側に導入す
る。A method of manufacturing a nonvolatile memory device according to the present invention for achieving the above object is performed in the following procedure. First, in a first step, a first step is performed on an active region of a semiconductor substrate separated by an element isolation film having a shape protruding to the front side.
After forming the insulating film, a floating gate forming layer is formed above the semiconductor substrate in a state where the space between the element isolation films is buried. Next, in a second step, the surface of the floating gate formation layer is planarized until the element isolation film is exposed. Thereafter, in a third step, a second insulating film and a control gate formation layer are sequentially formed on the floating gate formation layer and the element isolation film. Next, in a fourth step, the floating gate forming layer, the second insulating film, and the control gate forming layer are patterned in the gate length direction to form a floating gate and a control gate on the semiconductor substrate. After that, in a fifth step, impurities for forming the source and the drain are introduced into the surface of the semiconductor substrate.
【００１０】上記製造方法では、素子分離膜が露出する
までフローティングゲート形成層の表面を平坦化した
後、このフローティングゲート形成層をパターニングす
ることによってフローティングゲートを形成しているこ
とから、このフローティングゲートの表面は素子分離膜
の表面とほぼ同じ高さになる。したがって、これらの上
面に成膜される第２絶縁膜は、均等な膜厚で成膜され
る。また、素子分離膜と第２絶縁膜とコントロールゲー
トとの膜厚分が、半導体基板上における段差形状にな
る。そして、この段差形状にフローティングゲートの膜
厚は加算されない。In the above manufacturing method, the floating gate is formed by flattening the surface of the floating gate forming layer until the element isolation film is exposed and then patterning the floating gate forming layer. Is almost the same height as the surface of the element isolation film. Therefore, the second insulating films formed on these upper surfaces are formed with a uniform thickness. Further, the thickness of the element isolation film, the second insulating film, and the control gate becomes a step on the semiconductor substrate. Then, the thickness of the floating gate is not added to this step shape.
【００１１】また、上記製造方法においては、第１工程
の前に、上記素子分離膜で分離された半導体基板上に絶
縁膜からなる平坦化ストッパ層を形成し、当該平坦化ス
トッパ層をパターニングして活性領域の半導体基板表面
を露出させる工程を行っても良い。この場合、上記第２
工程では、平坦化ストッパ層が露出するまで上記フロー
ティングゲート形成層の表面を平坦化する。In the above manufacturing method, before the first step, a planarization stopper layer made of an insulating film is formed on the semiconductor substrate separated by the element isolation film, and the planarization stopper layer is patterned. A step of exposing the surface of the semiconductor substrate in the active region. In this case, the second
In the step, the surface of the floating gate formation layer is planarized until the planarization stopper layer is exposed.
【００１２】このような製造方法では、フローティング
ゲート形成層の表面を平坦化する際、平坦化ストッパ層
で当該平坦化が終了することから、素子分離膜の膜厚が
維持される。In such a manufacturing method, when the surface of the floating gate formation layer is planarized, the planarization is completed by the planarization stopper layer, so that the film thickness of the element isolation film is maintained.
【００１３】また、本発明のフローティングゲート型の
不揮発性記憶装置は、フローティングゲートの表面と素
子分離膜の表面とがほぼ同一平面上に位置し、かつ不揮
発性記憶素子のゲート幅方向では当該素子分離膜間を埋
め込む状態でフローティングゲートが設けられたことを
特徴としている。Further, in the floating gate type nonvolatile memory device according to the present invention, the surface of the floating gate and the surface of the element isolation film are located substantially on the same plane, and the element is located in the gate width direction of the nonvolatile memory element. It is characterized in that a floating gate is provided so as to bury the space between the separation films.
【００１４】上記不揮発性記憶装置では、フローティン
グゲートと素子分離膜との上面に配置される第２絶縁膜
は、平面上に成膜されたものになるためその膜厚が均一
なものになる。また、半導体基板上における段差形状
は、素子分離膜と第２絶縁膜とコントロールゲートとの
膜厚分になり、フローティングゲートの膜厚は段差に加
算されない。In the above-mentioned nonvolatile memory device, the second insulating film disposed on the upper surface of the floating gate and the element isolation film is formed on a flat surface, and therefore has a uniform thickness. Further, the step shape on the semiconductor substrate is equal to the film thickness of the element isolation film, the second insulating film, and the control gate, and the film thickness of the floating gate is not added to the step.
【００１５】[0015]
【発明の実施の形態】図１は、本発明の不揮発性記憶装
置の製造方法を示す断面工程図であり、以下にこの図を
用いて上記製造方法の実施形態を説明する。先ず、図１
（１）に示すように、例えばシリコンからなる半導体基
板１１の表面側に、ＬＯＣＯＳ（Local Oxidation Of S
ilicon) 法によって酸化シリコンからなる素子分離膜１
２を形成する。この素子分離膜１２は、半導体基板１１
の表面側に盛り上がる形状で形成する。この素子分離膜
１２によって、半導体基板１１の表面側において素子が
設けられる活性領域１１ａをそれぞれ分離する。FIG. 1 is a sectional process view showing a method for manufacturing a nonvolatile memory device according to the present invention, and the embodiment of the above-described manufacturing method will be described below with reference to this drawing. First, FIG.
As shown in (1), a LOCOS (Local Oxidation Of S
device isolation film 1 made of silicon oxide by the ilicon method
Form 2 This element isolation film 12 is formed on the semiconductor substrate 11.
Is formed in a shape that swells on the surface side of the. The active regions 11a where the elements are provided on the front surface side of the semiconductor substrate 11 are separated by the element isolation film 12.
【００１６】次に、ＬＯＣＯＳ法による素子分離膜１２
の形成に用いた酸化防止膜（図示せず）を除去した後、
半導体基板１１上に絶縁性材料からなる平坦化ストッパ
層１３を成膜する。この平坦化ストッパ層１３は、後に
成膜するフローティングゲート形成層を平坦化する際の
ストッパになるものであり、上記フローティングゲート
形成層に対して平坦化の際の選択比が低い材料を用いる
こととする。このため、本実施形態では、上記フローテ
ィングゲート形成層をポリシリコンで形成することと
し、当該平坦化ストッパ層１３を窒化シリコンで形成す
ることとする。Next, the device isolation film 12 is formed by the LOCOS method.
After removing the antioxidant film (not shown) used for forming
A planarization stopper layer 13 made of an insulating material is formed on a semiconductor substrate 11. The flattening stopper layer 13 serves as a stopper for flattening a floating gate formation layer to be formed later, and is made of a material having a low selectivity when flattening the floating gate formation layer. And Therefore, in the present embodiment, the floating gate forming layer is formed of polysilicon, and the planarization stopper layer 13 is formed of silicon nitride.
【００１７】その後、ここでは図示を省略したレジスト
パターンをマスクに用いたエッチングによって、上記平
坦化ストッパ層１３をパターニングする。この際、活性
領域１１ａにおける半導体基板１１の上方を露出させ、
かつ素子分離膜１２の中央付近に当該平坦化ストッパ層
１３を残すようにする。そして、本実施形態で形成する
不揮発性記憶装置におけるゲート幅方向の平坦化ストッ
パ層１３間の幅ｗ1 が、当該不揮発性記憶装置のゲート
幅方向におけるフローティングゲートの必要幅と一致す
るように、上記パターニングを行う。この平坦化ストッ
パ層１３は、絶縁性材料からなるものであることから素
子分離機能を有し、したがって、上記ＬＯＣＯＳ法によ
って形成された酸化シリコンからなる素子分離膜１２と
共に素子分離膜の一部を構成するものになる。Thereafter, the flattening stopper layer 13 is patterned by etching using a resist pattern (not shown) as a mask. At this time, the upper part of the semiconductor substrate 11 in the active region 11a is exposed,
In addition, the planarization stopper layer 13 is left near the center of the element isolation film 12. Then, the width w 1 between the planarization stopper layers 13 in the gate width direction in the nonvolatile memory device formed in the present embodiment matches the required width of the floating gate in the gate width direction of the nonvolatile memory device. The above patterning is performed. Since the planarization stopper layer 13 is made of an insulating material, it has an element isolation function. Therefore, a part of the element isolation film is formed together with the element isolation film 12 made of silicon oxide formed by the LOCOS method. Make up.
【００１８】そして、上記パターニングにおけるエッチ
ングに続けて、ここでは図示を省略した素子分離膜１２
形成の際の緩衝膜として用いたパッド酸化膜をエッチン
グ除去し、活性領域１１ａにおける半導体基板１１の表
面を露出させる。Then, following the etching in the patterning, the element isolation film 12 not shown here is illustrated.
The pad oxide film used as the buffer film at the time of formation is removed by etching to expose the surface of the semiconductor substrate 11 in the active region 11a.
【００１９】次に、図１（２）に示すように、例えば熱
酸化法によって、半導体基板１１の露出面（すなわち活
性領域１１ａ）上に酸化シリコンからなる第１絶縁膜１
４を成膜する。この第１絶縁膜１４は、トンネル絶縁膜
になるものである。次いで、平坦化ストッパ層１３，素
子分離膜１２及び第１絶縁膜１４を覆う状態で、半導体
基板１１上にフローティングゲート形成層１５を成膜す
る。このフローティングゲート形成層１５は、例えば不
純物を含有するポリシリコンからなることとする。Next, as shown in FIG. 1B, the first insulating film 1 made of silicon oxide is formed on the exposed surface (ie, the active region 11a) of the semiconductor substrate 11 by, for example, a thermal oxidation method.
4 is formed. This first insulating film 14 is to be a tunnel insulating film. Next, a floating gate formation layer 15 is formed on the semiconductor substrate 11 so as to cover the planarization stopper layer 13, the element isolation film 12, and the first insulating film 14. This floating gate formation layer 15 is made of, for example, polysilicon containing impurities.
【００２０】その後、図１（３）に示すように、例えば
ＣＭＰ（Chemical Mecanical Polishing: 化学的機械研
磨) によって、平坦化ストッパ層１３が露出するまでフ
ローティングゲート形成層１５をその表面側から研磨
し、当該フローティングゲート形成層１５の表面を平坦
化する。尚、フローティングゲート形成層１５表面の平
坦化は、全面エッチングによるエッチバックでも良い。
この場合、フローティングゲート形成層１５上に表面平
坦にレジスト膜を成膜した後、上記全面エッチングを行
う。Thereafter, as shown in FIG. 1C, the floating gate forming layer 15 is polished from the surface thereof by, for example, CMP (Chemical Mechanical Polishing) until the planarization stopper layer 13 is exposed. Then, the surface of the floating gate forming layer 15 is planarized. Incidentally, the flattening of the surface of the floating gate forming layer 15 may be performed by etching back by etching the entire surface.
In this case, after a resist film is formed on the floating gate forming layer 15 so as to have a flat surface, the entire surface is etched.
【００２１】次に、図１（４）に示すように、フローテ
ィングゲート形成層１５及び平坦化ストッパ層１３上に
第２絶縁膜１６を成膜する。この第２絶縁膜１６は、例
えば酸化シリコン膜の間に窒化シリコン膜を挟んだ３層
構造のいわゆるＯＮＯ（Oxide Nitride Oxide)膜からな
るものとする。その後、この第２絶縁膜１６上に、例え
ば不純物を含有するポリシリコンからなるコントロール
ゲート形成層１７を成膜する。Next, as shown in FIG. 1D, a second insulating film 16 is formed on the floating gate forming layer 15 and the planarization stopper layer 13. The second insulating film 16 is, for example, a so-called ONO (Oxide Nitride Oxide) film having a three-layer structure in which a silicon nitride film is interposed between silicon oxide films. Thereafter, a control gate forming layer 17 made of, for example, polysilicon containing impurities is formed on the second insulating film 16.
【００２２】次に、ここでは図示しないレジストパター
ンを上記コントロールゲート形成層１７上に形成し、こ
のレジストパターンをマスクに用いたエッチングによっ
て、コントロールゲート形成層１７，第２絶縁膜１６及
びフローティングゲート形成層１５をパターニングす
る。このパターニングは、不揮発性記憶装置のゲート長
方向に関して行う。尚、コントロールゲート形成層１７
に関しては、当該コントロールゲート形成層１７からな
る配線部分（図示せず）のパターニングも同時に行うこ
ととする。Next, a resist pattern (not shown) is formed on the control gate formation layer 17, and the control gate formation layer 17, the second insulating film 16, and the floating gate formation are formed by etching using this resist pattern as a mask. Pattern the layer 15. This patterning is performed in the gate length direction of the nonvolatile memory device. The control gate forming layer 17
Regarding the above, patterning of a wiring portion (not shown) made of the control gate formation layer 17 is also performed at the same time.
【００２３】次いで、上記レジストパターンを除去した
後、コントロールゲート１７ａをマスクに用いて、活性
領域１１ａにおける半導体基板１１の表面側にソース及
びドレイン（図示せず）を形成するための不純物を導入
する。その後、ここでは図示を省略したが、当該不純物
の活性化熱処理を行い、次いで層間絶縁膜の成膜，当該
層間絶縁膜へのコンタクトホールの形成及びアルミニウ
ム配線の形成を順次行う。これによって、不揮発性記憶
装置１を完成させる。Next, after the resist pattern is removed, impurities for forming a source and a drain (not shown) are introduced into the active region 11a on the surface side of the semiconductor substrate 11 using the control gate 17a as a mask. . Thereafter, although not shown here, heat treatment for activating the impurity is performed, and then formation of an interlayer insulating film, formation of a contact hole in the interlayer insulating film, and formation of an aluminum wiring are sequentially performed. Thus, the nonvolatile memory device 1 is completed.
【００２４】上記製造方法では、素子分離機能を有する
平坦化ストッパ層１３が露出するまでフローティングゲ
ート形成層１５の表面を平坦化した後、このフローティ
ングゲート形成層１５をパターニングすることによって
フローティングゲート１５ａを形成していることから、
フローティングゲート１５ａの表面は平坦化ストッパ層
１３の表面とほぼ同じ高さになる。このため、これらの
上面に成膜される第２絶縁膜１６は、均等な膜厚で成膜
される。したがって、フローティングゲート１５ａの角
部Ａを覆う第２絶縁膜１６部分の膜厚が確保され、この
角部Ａからコントロールゲート１７ａへの電荷のリーク
が抑えられて電荷の保持特性を向上させることができ
る。これによって、第２絶縁膜１６の膜厚の設定を薄く
することができ、素子構造の微細化を図ることができ
る。In the above manufacturing method, after the surface of the floating gate forming layer 15 is flattened until the flattening stopper layer 13 having an element isolation function is exposed, the floating gate 15a is patterned by patterning the floating gate forming layer 15. Because it has formed
The surface of the floating gate 15a is almost as high as the surface of the planarization stopper layer 13. Therefore, the second insulating film 16 formed on these upper surfaces is formed with a uniform thickness. Therefore, the thickness of the portion of the second insulating film 16 that covers the corner A of the floating gate 15a is ensured, and the leakage of the charge from the corner A to the control gate 17a is suppressed, thereby improving the charge holding characteristics. it can. Thus, the setting of the thickness of the second insulating film 16 can be reduced, and the element structure can be miniaturized.
【００２５】また、半導体基板上における段差形状は、
素子分離膜１２と平坦化ストッパ層１３と第２絶縁膜１
６とコントロールゲート１７ａとの膜厚分になり、フロ
ーティングゲート１５ａの膜厚がこれらに加算されるこ
とはない。このため、従来の技術で図２（２）を用いて
説明したフローティングゲート型の不揮発性記憶装置と
比較して、半導体基板１１上における段差が縮小され
る。このため、半導体基板１１上の平坦化が容易になり
不揮発性記憶装置１の多層化が達成される。The step shape on the semiconductor substrate is as follows:
Element isolation film 12, planarization stopper layer 13, and second insulating film 1
6 and the control gate 17a, and the thickness of the floating gate 15a is not added to them. Therefore, the step on the semiconductor substrate 11 is reduced as compared with the floating gate type nonvolatile memory device described with reference to FIG. For this reason, planarization on the semiconductor substrate 11 is facilitated, and multilayering of the nonvolatile memory device 1 is achieved.
【００２６】また、平坦化ストッパ層１３には、フロー
ティングゲート形成層１５に対して研磨選択比が低い材
料を用いることから、フローティングゲート形成層１５
の平坦化の際に平坦化ストッパ層１３の表面で平坦化を
終了し易く、フローティングゲート形成層１５が必要以
上に薄くなることはない。したがって、フローティング
ゲート１５ａの膜厚の安定化と、素子分離膜１２及び平
坦化ストッパ層１３の膜厚の安定化が図られ、素子特性
及び素子分離特性も安定なものになる。Further, since a material having a lower polishing selectivity than the floating gate formation layer 15 is used for the planarization stopper layer 13, the floating gate formation layer 15
During the planarization, the planarization is easily completed on the surface of the planarization stopper layer 13, and the floating gate formation layer 15 does not become thinner than necessary. Therefore, the film thickness of the floating gate 15a is stabilized, and the film thicknesses of the element isolation film 12 and the planarization stopper layer 13 are stabilized, so that element characteristics and element isolation characteristics are also stabilized.
【００２７】尚、上記実施形態では、素子分離膜１２上
に平坦化ストッパ層１３を設けた。しかし、平坦化の際
に、素子分離膜１２とフローティングゲート形成層１５
との間の選択比が十分に取れ、かつゲート幅方向におけ
るフローティングゲート１５ａと素子分離膜１２との重
なりが、当該素子分離膜１２のバーズヘッドの長さ程度
で良い場合には、必ずしも平坦化ストッパ層１３を設け
る必要はない。In the above embodiment, the planarization stopper layer 13 is provided on the element isolation film 12. However, at the time of planarization, the element isolation film 12 and the floating gate formation layer 15
When the selection ratio between the floating gate 15a and the element isolation film 12 in the gate width direction is sufficient to be about the length of the bird's head of the element isolation film 12, the planarization is not necessarily performed. It is not necessary to provide the stopper layer 13.
【００２８】この場合、平坦化トッパ層１３のパターニ
ング及びフローティングゲート形成層１５のゲート幅方
向のパターニングは行う必要がなくなるため、上記実施
形態及び従来の方法よりもリソグラフィー工程を１回削
減することができる。In this case, it is not necessary to perform the patterning of the planarized topper layer 13 and the patterning of the floating gate forming layer 15 in the gate width direction. it can.
【００２９】また、上記実施形態では、フローティング
ゲート１５ａの表面と素子分離膜１２の表面とがほぼ同
じ高さ位置になることとして説明を行った。しかし、平
坦化におけるＣＭＰの際のディッシングや全面エッチン
グの際のオーバーエッチングによって、フローティング
ゲート１５ａの表面が素子分離膜１２の表面よりも低い
位置になっても良い。このような場合においても、フロ
ーティングゲート１５ａの角部Ａは、第２絶縁膜１６と
共に素子分離膜１２とで覆われ、この角部Ａからの局所
的な電荷のリークは防止される。これと共に、半導体基
板１１上における段差形状も上記実施形態と同程度に低
く抑えられる。In the above embodiment, the description has been made on the assumption that the surface of the floating gate 15a and the surface of the element isolation film 12 are at substantially the same height. However, the surface of the floating gate 15a may be lower than the surface of the element isolation film 12 due to dishing during CMP in planarization or over-etching during overall etching. Even in such a case, the corner A of the floating gate 15a is covered with the element isolation film 12 together with the second insulating film 16, and local leakage of electric charge from the corner A is prevented. At the same time, the step shape on the semiconductor substrate 11 can be suppressed as low as the above embodiment.
【００３０】[0030]
【発明の効果】以上説明したように本発明の不揮発性記
憶装置の製造方法によれば、素子分離膜が露出するまで
フローティングゲート形成層の表面を平坦化した後、ゲ
ート長方向に関してこのフローティングゲート形成層を
パターニングしてフローティングゲートを形成すること
で、素子分離膜の表面と同じ高さの表面を有するフロー
ティングゲートで当該素子分離膜間を埋め込み、これら
の上面に成膜される第２絶縁膜を安定な膜厚で成膜する
ことができる。このため、フローティングゲートの角部
からの局部的な電荷のリークを防止し、電荷の保持特性
が良好な不揮発性記憶装置を得ることが可能になる。こ
れと共に、半導体基板上における段差が小さい不揮発性
記憶装置を得ることが可能になり、不揮発性記憶装置の
上部の平坦化を容易にすることができる。As described above, according to the method of manufacturing a nonvolatile memory device of the present invention, after the surface of the floating gate forming layer is flattened until the element isolation film is exposed, the floating gate is formed in the gate length direction. By patterning the formation layer to form a floating gate, the floating gate having the same height as the surface of the element isolation film fills the space between the element isolation films, and the second insulating film formed on these upper surfaces Can be formed in a stable film thickness. For this reason, it is possible to prevent local leakage of electric charges from the corners of the floating gate, and to obtain a nonvolatile memory device having good electric charge retention characteristics. At the same time, it is possible to obtain a nonvolatile memory device having a small step on the semiconductor substrate, and it is possible to easily planarize the upper portion of the nonvolatile memory device.
【００３１】また、本発明の不揮発性記憶装置によれ
ば、フローティングゲートを覆う第２絶縁膜を膜厚が均
一なものにすることができることから、フローティング
ゲートの角部からの局部的な電荷のリークを防止し、電
荷の保持特性を向上させることが可能になる。これと共
に、半導体基板上における段差形状をフローティングゲ
ートの膜厚分だけ低くすることが可能になり、不揮発性
記憶装置の平坦化を図ることができる。Further, according to the nonvolatile memory device of the present invention, since the second insulating film covering the floating gate can have a uniform thickness, the local charge from the corner of the floating gate can be reduced. Leakage can be prevented and charge retention characteristics can be improved. At the same time, the step on the semiconductor substrate can be reduced by the thickness of the floating gate, and the nonvolatile memory device can be flattened.
【図１】実施形態を示す断面図である。FIG. 1 is a sectional view showing an embodiment.
【図２】従来例を示す断面図である。FIG. 2 is a sectional view showing a conventional example.
１ 不揮発性記憶装置 １１ 半導体基板 １１ａ
活性領域 １２ 素子分離膜 １３ 平坦化ストッパ層 １４
第１絶縁膜 １５ フローティングゲート形成層 １５ａ フロー
ティングゲート １６ 第２絶縁膜 １７ コントロールゲート形成層 １７ａ コントロールゲートDESCRIPTION OF SYMBOLS 1 Non-volatile memory device 11 Semiconductor substrate 11a
Active region 12 element isolation film 13 planarization stopper layer 14
First insulating film 15 Floating gate forming layer 15a Floating gate 16 Second insulating film 17 Control gate forming layer 17a Control gate
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成８年９月１７日[Submission date] September 17, 1996
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【書類名】 明細書[Document Name] Statement
【発明の名称】 不揮発性半導体記憶装置の製造方法及
び不揮発性半導体記憶装置Patent application title: Manufacturing method of nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
【特許請求の範囲】[Claims]
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置の製造方法及び不揮発性半導体記憶装置に関し、特
に、フローティングゲート型の不揮発性半導体記憶装置
の製造方法及び不揮発性半導体記憶装置に関する。The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device and a nonvolatile semiconductor memory device, and more particularly to a method for manufacturing a floating gate type nonvolatile semiconductor memory device and a nonvolatile semiconductor memory device.
【０００２】[0002]
【従来の技術】図２には、フローティングゲート型の不
揮発性半導体記憶装置の製造工程図を示す。この工程図
は、不揮発性半導体記憶装置のゲート幅方向の断面を示
している。不揮発性半導体記憶装置を製造するには、先
ず、図２（１）に示すように、表面側が素子分離膜２２
で分離された半導体基板２１における活性領域２１ａ上
に第１絶縁膜２３を成膜した後、半導体基板２１の上方
にフローティングゲート形成層２４を成膜する。次い
で、このフローティングゲート形成層２４に関して、ゲ
ート幅方向のパターニングを行う。このパターニング
は、リソグラフィー技術によってフローティングゲート
形成層２４上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクにしてフローティン
グゲート形成層２４をエッチングすることによって行
う。この際、ゲート幅方向で、素子分離膜２２とフロー
ティングゲート形成層２４とを重ねるようにパターニン
グを行う。2. Description of the Related Art FIG. 2 shows a manufacturing process diagram of a floating gate type nonvolatile semiconductor memory device. This process diagram shows a cross section in the gate width direction of the nonvolatile semiconductor memory device. In order to manufacture a nonvolatile semiconductor memory device, first, as shown in FIG.
After the first insulating film 23 is formed on the active region 21 a of the semiconductor substrate 21 separated by the above, a floating gate formation layer 24 is formed above the semiconductor substrate 21. Next, the floating gate forming layer 24 is patterned in the gate width direction. This patterning is performed by forming a resist pattern (not shown) on the floating gate formation layer 24 by a lithography technique, and etching the floating gate formation layer 24 using the resist pattern as a mask. At this time, patterning is performed so that the element isolation film 22 and the floating gate formation layer 24 overlap in the gate width direction.
【０００３】次に、図２（２）に示すように、フローテ
ィングゲート形成層２４を覆う状態で、半導体基板２１
上に第２絶縁膜２５とコントロールゲート形成層２６と
を順次成膜する。その後、フローティングゲート形成層
２４，第２絶縁膜２５及びコントロールゲート形成層２
６のパターニングをゲート長方向に関して行う（図示省
略）。これによって、半導体基板２１上に当該フローテ
ィングゲート形成層２４からなるフローティングゲート
２４ａと当該コントロールゲート形成層２６からなるコ
ントロールゲート２６ａとを形成する。その後、コント
ロールゲート２６ａをマスクにして、当該コントロール
ゲート２６ａ脇の活性領域２１ａにおける半導体基板２
１の表面側に、ソース及びドレイン（図示省略）を形成
するための不純物を導入する。[0003] Next, as shown in FIG. 2 (2), the semiconductor substrate 21 is covered with the floating gate forming layer 24.
A second insulating film 25 and a control gate formation layer 26 are sequentially formed thereon. Thereafter, the floating gate forming layer 24, the second insulating film 25, and the control gate forming layer 2
6 is performed in the gate length direction (not shown). Thus, a floating gate 24a composed of the floating gate formation layer 24 and a control gate 26a composed of the control gate formation layer 26 are formed on the semiconductor substrate 21. Thereafter, using the control gate 26a as a mask, the semiconductor substrate 2 in the active region 21a beside the control gate 26a is used.
An impurity for forming a source and a drain (not shown) is introduced into the surface side of the substrate 1.
【０００４】上記のようにして得られた不揮発性半導体
記憶装置２は、表面が素子分離膜２２で分離された半導
体基板２１上に、第１絶縁膜２３，フローティングゲー
ト２４ａ，第２絶縁膜２５及びコントロールゲート２６
ａが下層から順に積層された構成になる。特に、活性領
域上においては、半導体基板２１上にフローティングゲ
ート２４ａを介してコントロールゲート２６ａが設けら
れるため、コントロールゲート２６ａに電圧を印加する
ことによって、フローティングゲート２４ａに電荷が注
入され蓄積される。The nonvolatile semiconductor memory device 2 obtained as described above has a first insulating film 23, a floating gate 24a, and a second insulating film 25 on a semiconductor substrate 21 whose surface is separated by an element separating film 22. And control gate 26
a is laminated in order from the lower layer. In particular, since the control gate 26a is provided on the semiconductor substrate 21 via the floating gate 24a on the active region, charges are injected and accumulated in the floating gate 24a by applying a voltage to the control gate 26a.
【０００５】[0005]
【発明が解決しようとする課題】しかし、上記不揮発性
半導体記憶装置の製造方法では、半導体基板２１上に成
膜したフローティングゲート形成層２４をパターニング
することによってフローティングゲート２４ａを形成し
ていることから、フローティングゲート２４ａの角部Ａ
は略垂直形状で半導体基板２１の表面から突出した状態
になっている。このため、このフローティングゲート２
４ａにおいては、当該角部Ａに電界が集中し易くなって
いる。また、このフローティングゲート２４ａを覆う第
２絶縁膜２５は、当該角部Ａで膜厚が薄く成膜されてし
まう。However, in the above-described method for manufacturing a nonvolatile semiconductor memory device, the floating gate 24a is formed by patterning the floating gate forming layer 24 formed on the semiconductor substrate 21. , Corner A of floating gate 24a
Has a substantially vertical shape and protrudes from the surface of the semiconductor substrate 21. Therefore, this floating gate 2
In 4a, the electric field is easily concentrated on the corner A. Further, the second insulating film 25 covering the floating gate 24a is formed to be thin at the corner A.
【０００６】以上のことから、フローティングゲート２
４ａに注入された電荷がこの角部Ａからコントロールゲ
ート２６ａにリークし易い。このため、このリークを防
止して電荷の保持特性を保つには、第２絶縁膜２５をあ
る程度の膜厚に設定する必要があり、これが素子構造の
微細化を妨げる要因になる。[0006] From the above, the floating gate 2
The charge injected into the gate 4a easily leaks from the corner A to the control gate 26a. Therefore, in order to prevent the leakage and maintain the charge holding characteristics, it is necessary to set the second insulating film 25 to a certain thickness, which is a factor that hinders miniaturization of the element structure.
【０００７】そこで本発明は、電荷の保持特性の向上を
図ることができる不揮発性半導体記憶装置の製造方法及
び不揮発性記憶を提供することを目的とする。Accordingly, an object of the present invention is to provide a method of manufacturing a nonvolatile semiconductor memory device and a nonvolatile memory capable of improving the charge retention characteristics.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性半導体記憶装置の製造方法は、以下
の手順で行う。先ず、第１工程では、表面側に突出する
形状の素子分離膜で分離された半導体基板の活性領域上
に第１絶縁膜を成膜した後、素子分離膜間を埋め込む状
態で半導体基板の上方にフローティングゲート形成層を
成膜する。次に、第２工程では、素子分離膜が露出する
までフローティングゲート形成層の表面を平坦化する。
その後、第３工程では、フローティングゲート形成層及
び素子分離膜上に第２絶縁膜とコントロールゲート形成
層とを順次成膜する。次に、第４工程では、フローティ
ングゲート形成層，第２絶縁膜及びコントロールゲート
形成層をゲート長方向に関してパターニングし、半導体
基板上にフローティングゲートとコントロールゲートと
を形成する。その後、第５工程では、ソース及びドレイ
ンを形成するための不純物を半導体基板の表面側に導入
する。A method of manufacturing a nonvolatile semiconductor memory device according to the present invention for achieving the above object is performed in the following procedure. First, in a first step, a first insulating film is formed on an active region of a semiconductor substrate which is separated by an element isolation film having a shape protruding to the front surface side, and then, a space above the semiconductor substrate is buried between the element isolation films. Next, a floating gate forming layer is formed. Next, in a second step, the surface of the floating gate formation layer is planarized until the element isolation film is exposed.
Thereafter, in a third step, a second insulating film and a control gate formation layer are sequentially formed on the floating gate formation layer and the element isolation film. Next, in a fourth step, the floating gate forming layer, the second insulating film, and the control gate forming layer are patterned in the gate length direction to form a floating gate and a control gate on the semiconductor substrate. After that, in a fifth step, impurities for forming the source and the drain are introduced into the surface of the semiconductor substrate.
【０００９】上記製造方法では、素子分離膜が露出する
までフローティングゲート形成層の表面を平坦化した
後、このフローティングゲート形成層をパターニングす
ることによってフローティングゲートを形成しているこ
とから、このフローティングゲートの表面は素子分離膜
の表面とほぼ同じ高さになる。したがって、これらの上
面に成膜される第２絶縁膜は、均等な膜厚で成膜され
る。また、素子分離膜と第２絶縁膜とコントロールゲー
トとの膜厚分が、半導体基板上における段差形状にな
る。そして、この段差形状にフローティングゲートの膜
厚は加算されない。In the above manufacturing method, the floating gate is formed by flattening the surface of the floating gate forming layer until the element isolation film is exposed and then patterning the floating gate forming layer. Is almost the same height as the surface of the element isolation film. Therefore, the second insulating films formed on these upper surfaces are formed with a uniform thickness. Further, the thickness of the element isolation film, the second insulating film, and the control gate becomes a step on the semiconductor substrate. Then, the thickness of the floating gate is not added to this step shape.
【００１０】また、上記製造方法においては、第１工程
の前に、上記素子分離膜で分離された半導体基板上に絶
縁膜からなる平坦化ストッパ層を形成し、当該平坦化ス
トッパ層をパターニングして活性領域の半導体基板表面
を露出させる工程を行っても良い。この場合、上記第２
工程では、平坦化ストッパ層が露出するまで上記フロー
ティングゲート形成層の表面を平坦化する。In the above manufacturing method, before the first step, a planarization stopper layer made of an insulating film is formed on the semiconductor substrate separated by the element isolation film, and the planarization stopper layer is patterned. A step of exposing the surface of the semiconductor substrate in the active region. In this case, the second
In the step, the surface of the floating gate formation layer is planarized until the planarization stopper layer is exposed.
【００１１】このような製造方法では、フローティング
ゲート形成層の表面を平坦化する際、平坦化ストッパ層
で当該平坦化が終了することから、素子分離膜の膜厚が
維持される。そして、フローティングゲートの上方にの
みコントロールゲートが配置される。In such a manufacturing method, when the surface of the floating gate forming layer is planarized, the planarization is completed by the planarization stopper layer, so that the film thickness of the element isolation film is maintained. Then, the control gate is arranged only above the floating gate.
【００１２】しかも、フローティングゲートが素子分離
領域上に延在する形態になるため、フローティングゲー
トとコントロールゲートとの間で構成されるキャパシタ
の容量値は、半導体基板とフーティングゲート間で構成
されるキャパシタの容量値よりも大きくなる。In addition, since the floating gate extends over the element isolation region, the capacitance of the capacitor formed between the floating gate and the control gate is formed between the semiconductor substrate and the footing gate. It becomes larger than the capacitance value of the capacitor.
【００１３】また、本発明のフローティングゲート型の
不揮発性半導体記憶装置は、フローティングゲートの表
面と素子分離膜の表面とがほぼ同一平面上に位置し、か
つ不揮発性半導体記憶装置のゲート幅方向では当該素子
分離膜間を埋め込む状態でフローティングゲートが設け
られたことを特徴としている。Further, in the floating gate type nonvolatile semiconductor memory device of the present invention, the surface of the floating gate and the surface of the element isolation film are located on substantially the same plane, and in the gate width direction of the nonvolatile semiconductor memory device. A floating gate is provided so as to be embedded between the element isolation films.
【００１４】上記不揮発性半導体記憶装置では、フロー
ティングゲートと素子分離膜との上面に配置される第２
絶縁膜は、平面上に成膜されたものになるためその膜厚
が均一なものになる。また、半導体基板上における段差
形状は、素子分離膜と第２絶縁膜とコントロールゲート
との膜厚分になり、フローティングゲートの膜厚は段差
に加算されない。In the above-described nonvolatile semiconductor memory device, the second semiconductor device is disposed on the upper surface of the floating gate and the element isolation film.
Since the insulating film is formed on a flat surface, the insulating film has a uniform thickness. Further, the step shape on the semiconductor substrate is equal to the film thickness of the element isolation film, the second insulating film, and the control gate, and the film thickness of the floating gate is not added to the step.
【００１５】[0015]
【発明の実施の形態】図１は、本発明の不揮発性半導体
記憶装置の製造方法を示す断面工程図であり、以下にこ
の図を用いて上記製造方法の実施形態を説明する。先
ず、図１（１）に示すように、例えばシリコンからなる
半導体基板１１の表面側に、ＬＯＣＯＳ（Local Oxidat
ion Of Silicon) 法によって酸化シリコンからなる素子
分離膜１２を形成する。この素子分離膜１２は、半導体
基板１１の表面側に盛り上がる形状で形成する。この素
子分離膜１２によって、半導体基板１１の表面側におい
て素子が設けられる活性領域１１ａをそれぞれ分離す
る。FIG. 1 is a sectional process view showing a method for manufacturing a nonvolatile semiconductor memory device according to the present invention. The embodiment of the above-described manufacturing method will be described below with reference to this figure. First, as shown in FIG. 1A, a LOCOS (Local Oxidat) is placed on the front side of a semiconductor substrate 11 made of, for example, silicon.
An element isolation film 12 made of silicon oxide is formed by an ion of silicon method. This element isolation film 12 is formed in a shape protruding toward the surface of the semiconductor substrate 11. The active regions 11a where the elements are provided on the front surface side of the semiconductor substrate 11 are separated by the element isolation film 12.
【００１６】次に、ＬＯＣＯＳ法による素子分離膜１２
の形成に用いた酸化防止膜（図示せず）を除去した後、
半導体基板１１上に絶縁性材料からなる平坦化ストッパ
層１３を成膜する。この平坦化ストッパ層１３は、後に
成膜するフローティングゲート形成層を平坦化する際の
ストッパになるものであり、上記フローティングゲート
形成層に対して平坦化の際の選択性が低い材料を用いる
こととする。このため、本実施形態では、上記フローテ
ィングゲート形成層をポリシリコンで形成することと
し、当該平坦化ストッパ層１３を窒化シリコンで形成す
ることとする。Next, the device isolation film 12 is formed by the LOCOS method.
After removing the antioxidant film (not shown) used for forming
A planarization stopper layer 13 made of an insulating material is formed on a semiconductor substrate 11. The flattening stopper layer 13 serves as a stopper for flattening a floating gate forming layer to be formed later, and is made of a material having low selectivity when flattening the floating gate forming layer. And Therefore, in the present embodiment, the floating gate forming layer is formed of polysilicon, and the planarization stopper layer 13 is formed of silicon nitride.
【００１７】その後、ここでは図示を省略したレジスト
パターンをマスクに用いたエッチングによって、上記平
坦化ストッパ層１３をパターニングする。この際、活性
領域１１ａにおける半導体基板１１の上方を露出させ、
かつ素子分離膜１２の中央付近に当該平坦化ストッパ層
１３を残すようにする。そして、本実施形態で形成する
不揮発性半導体記憶装置におけるゲート幅方向の平坦化
ストッパ層１３間の幅ｗ1 が、当該不揮発性半導体記憶
装置のゲート幅方向におけるフローティングゲートの必
要幅と一致するように、上記パターニングを行う。この
平坦化ストッパ層１３は、絶縁性材料からなるものであ
ることから素子分離機能を有し、したがって、上記ＬＯ
ＣＯＳ法によって形成された酸化シリコンからなる素子
分離膜１２と共に素子分離膜の一部を構成するものにな
る。Thereafter, the flattening stopper layer 13 is patterned by etching using a resist pattern (not shown) as a mask. At this time, the upper part of the semiconductor substrate 11 in the active region 11a is exposed,
In addition, the planarization stopper layer 13 is left near the center of the element isolation film 12. Then, the width w 1 between the planarization stop layer 13 in the gate width direction in the nonvolatile semiconductor memory device formed in this embodiment, to match the required width of the floating gate in the gate width direction of the non-volatile semiconductor memory device Then, the above patterning is performed. Since the planarization stopper layer 13 is made of an insulating material, it has an element isolation function.
Together with the element isolation film 12 made of silicon oxide formed by the COS method, it constitutes a part of the element isolation film.
【００１８】そして、上記パターニングにおけるエッチ
ングに続けて、ここでは図示を省略した素子分離膜１２
形成の際の緩衝膜として用いたパッド酸化膜をエッチン
グ除去し、活性領域１１ａにおける半導体基板１１の表
面を露出させる。Then, following the etching in the patterning, the element isolation film 12 not shown here is illustrated.
The pad oxide film used as the buffer film at the time of formation is removed by etching to expose the surface of the semiconductor substrate 11 in the active region 11a.
【００１９】次に、図１（２）に示すように、例えば熱
酸化法によって、半導体基板１１の露出面（すなわち活
性領域１１ａ）上に酸化シリコンからなる第１絶縁膜１
４を成膜する。この第１絶縁膜１４は、トンネル絶縁膜
になるものである。次いで、平坦化ストッパ層１３，素
子分離膜１２及び第１絶縁膜１４を覆う状態で、半導体
基板１１上にフローティングゲート形成層１５を成膜す
る。このフローティングゲート形成層１５は、例えば不
純物を含有するポリシリコンからなることとする。Next, as shown in FIG. 1B, the first insulating film 1 made of silicon oxide is formed on the exposed surface (ie, the active region 11a) of the semiconductor substrate 11 by, for example, a thermal oxidation method.
4 is formed. This first insulating film 14 is to be a tunnel insulating film. Next, a floating gate formation layer 15 is formed on the semiconductor substrate 11 so as to cover the planarization stopper layer 13, the element isolation film 12, and the first insulating film 14. This floating gate formation layer 15 is made of, for example, polysilicon containing impurities.
【００２０】その後、図１（３）に示すように、例えば
ＣＭＰ（Chemical Mecanical Polishing: 化学的機械研
磨) によって、平坦化ストッパ層１３が露出するまでフ
ローティングゲート形成層１５をその表面側から研磨
し、当該フローティングゲート形成層１５の表面を平坦
化する。尚、フローティングゲート形成層１５表面の平
坦化は、全面エッチングによるエッチバックでも良い。
この場合、フローティングゲート形成層１５上に表面平
坦にレジスト膜を成膜した後、上記全面エッチングを行
う。Thereafter, as shown in FIG. 1C, the floating gate forming layer 15 is polished from the surface thereof by, for example, CMP (Chemical Mechanical Polishing) until the planarization stopper layer 13 is exposed. Then, the surface of the floating gate forming layer 15 is planarized. Incidentally, the flattening of the surface of the floating gate forming layer 15 may be performed by etching back by etching the entire surface.
In this case, after a resist film is formed on the floating gate forming layer 15 so as to have a flat surface, the entire surface is etched.
【００２１】次に、図１（４）に示すように、フローテ
ィングゲート形成層１５及び平坦化ストッパ層１３上に
第２絶縁膜１６を成膜する。この第２絶縁膜１６は、例
えば酸化シリコン膜の間に窒化シリコン膜を挟んだ３層
構造のいわゆるＯＮＯ（Oxide Nitride Oxide)膜からな
るものとする。その後、この第２絶縁膜１６上に、例え
ば不純物を含有するポリシリコンからなるコントロール
ゲート形成層１７を成膜する。Next, as shown in FIG. 1D, a second insulating film 16 is formed on the floating gate forming layer 15 and the planarization stopper layer 13. The second insulating film 16 is, for example, a so-called ONO (Oxide Nitride Oxide) film having a three-layer structure in which a silicon nitride film is interposed between silicon oxide films. Thereafter, a control gate forming layer 17 made of, for example, polysilicon containing impurities is formed on the second insulating film 16.
【００２２】次に、ここでは図示しないレジストパター
ンを上記コントロールゲート形成層１７上に形成し、こ
のレジストパターンをマスクに用いたエッチングによっ
て、コントロールゲート形成層１７，第２絶縁膜１６及
びフローティングゲート形成層１５をパターニングす
る。このパターニングは、不揮発性半導体記憶装置のゲ
ート長方向に関して行う。尚、コントロールゲート形成
層１７に関しては、当該コントロールゲート形成層１７
からなる配線部分（図示せず）のパターニングも同時に
行うこととする。Next, a resist pattern (not shown) is formed on the control gate formation layer 17, and the control gate formation layer 17, the second insulating film 16, and the floating gate formation are formed by etching using this resist pattern as a mask. Pattern the layer 15. This patterning is performed in the gate length direction of the nonvolatile semiconductor memory device. Note that the control gate formation layer 17 is
The patterning of the wiring portion (not shown) made of is also performed at the same time.
【００２３】次いで、上記レジストパターンを除去した
後、コントロールゲート１７ａをマスクに用いて、活性
領域１１ａにおける半導体基板１１の表面側にソース及
びドレイン（図示せず）を形成するための不純物を導入
する。その後、ここでは図示を省略したが、当該不純物
の活性化熱処理を行い、次いで層間絶縁膜の成膜，当該
層間絶縁膜へのコンタクトホールの形成及びアルミニウ
ム配線の形成を順次行う。これによって、不揮発性半導
体記憶装置１を完成させる。Next, after the resist pattern is removed, impurities for forming a source and a drain (not shown) are introduced into the active region 11a on the surface side of the semiconductor substrate 11 using the control gate 17a as a mask. . Thereafter, although not shown here, heat treatment for activating the impurity is performed, and then formation of an interlayer insulating film, formation of a contact hole in the interlayer insulating film, and formation of an aluminum wiring are sequentially performed. Thus, the nonvolatile semiconductor memory device 1 is completed.
【００２４】上記製造方法では、素子分離機能を有する
平坦化ストッパ層１３が露出するまでフローティングゲ
ート形成層１５の表面を平坦化した後、このフローティ
ングゲート形成層１５をパターニングすることによって
フローティングゲート１５ａを形成していることから、
フローティングゲート１５ａの表面は平坦化ストッパ層
１３の表面とほぼ同じ高さになる。このため、これらの
上面に成膜される第２絶縁膜１６は、均等な膜厚で成膜
されて、フローティングゲート１５ａの角部Ａを覆う第
２絶縁膜１６部分の膜厚が確保される。また、フーティ
ングゲート１５ａの上方にのみコントロールゲート１７
ａが配置された状態になり、上記角部Ａの周囲を２方向
からコントローグゲート１７ａが取り囲むことはない。
このため、この角部Ａへの電界集中が抑えられる。以上
のことから、この角部Ａからコントロールゲート１７ａ
への電荷のリークが抑えられて電荷の保持特性を向上さ
せることができる。これによって、第２絶縁膜１６の膜
厚の設定を薄くすることができ、素子構造の微細化を図
ることができる。In the above manufacturing method, after the surface of the floating gate forming layer 15 is flattened until the flattening stopper layer 13 having an element isolation function is exposed, the floating gate 15a is patterned by patterning the floating gate forming layer 15. Because it has formed
The surface of the floating gate 15a is almost as high as the surface of the planarization stopper layer 13. For this reason, the second insulating film 16 formed on these upper surfaces is formed with a uniform thickness, and the thickness of the second insulating film 16 covering the corner A of the floating gate 15a is secured. . The control gate 17 is located only above the footing gate 15a.
a is arranged, and the control gate 17a does not surround the corner A from two directions.
For this reason, the electric field concentration on the corner A is suppressed. From the above, from this corner A to the control gate 17a
The leakage of electric charges to the substrate can be suppressed, and the electric charge holding characteristics can be improved. Thus, the setting of the thickness of the second insulating film 16 can be reduced, and the element structure can be miniaturized.
【００２５】また、半導体基板上における段差形状は、
素子分離膜１２と平坦化ストッパ層１３と第２絶縁膜１
６とコントロールゲート１７ａとの膜厚分になり、フロ
ーティングゲート１５ａの膜厚がこれらに加算されるこ
とはない。このため、従来の技術で図２（２）を用いて
説明したフローティングゲート型の不揮発性半導体記憶
装置と比較して、半導体基板１１上における段差が縮小
される。このため、半導体基板１１上の平坦化が容易に
なり不揮発性半導体記憶装置１の多層化が達成される。The step shape on the semiconductor substrate is as follows:
Element isolation film 12, planarization stopper layer 13, and second insulating film 1
6 and the control gate 17a, and the thickness of the floating gate 15a is not added to them. Therefore, the level difference on the semiconductor substrate 11 is reduced as compared with the floating gate type nonvolatile semiconductor memory device described with reference to FIG. For this reason, planarization on the semiconductor substrate 11 is facilitated, and multilayering of the nonvolatile semiconductor memory device 1 is achieved.
【００２６】また、平坦化ストッパ層１３には、フロー
ティングゲート形成層１５に対して研磨選択性が低い材
料を用いることから、フローティングゲート形成層１５
の平坦化の際に平坦化ストッパ層１３の表面で平坦化を
終了し易く、フローティングゲート形成層１５が必要以
上に薄くなることはない。したがって、フローティング
ゲート１５ａの膜厚の安定化と、素子分離膜１２及び平
坦化ストッパ層１３の膜厚の安定化が図られ、素子特性
及び素子分離特性も安定なものになる。Further, since a material having low polishing selectivity with respect to the floating gate formation layer 15 is used for the planarization stopper layer 13, the floating gate formation layer 15
During the planarization, the planarization is easily completed on the surface of the planarization stopper layer 13, and the floating gate formation layer 15 does not become thinner than necessary. Therefore, the film thickness of the floating gate 15a is stabilized, and the film thicknesses of the element isolation film 12 and the planarization stopper layer 13 are stabilized, so that element characteristics and element isolation characteristics are also stabilized.
【００２７】尚、上記実施形態では、素子分離膜１２上
に平坦化ストッパ層１３を設けた。しかし、平坦化の際
に、素子分離膜１２とフローティングゲート形成層１５
との間の選択比が十分に取れ、かつゲート幅方向におけ
るフローティングゲート１５ａと素子分離膜１２との重
なりが、当該素子分離膜１２のバーズヘッドの長さ程度
で良い場合には、必ずしも平坦化ストッパ層１３を設け
る必要はない。In the above embodiment, the planarization stopper layer 13 is provided on the element isolation film 12. However, at the time of planarization, the element isolation film 12 and the floating gate formation layer 15
When the selection ratio between the floating gate 15a and the element isolation film 12 in the gate width direction is sufficient to be about the length of the bird's head of the element isolation film 12, the planarization is not necessarily performed. It is not necessary to provide the stopper layer 13.
【００２８】この場合、平坦化トッパ層１３のパターニ
ング及びフローティングゲート形成層１５のゲート幅方
向のパターニングは行う必要がなくなるため、上記実施
形態及び従来の方法よりもリソグラフィー工程を１回削
減することができる。In this case, it is not necessary to perform the patterning of the planarized topper layer 13 and the patterning of the floating gate forming layer 15 in the gate width direction. it can.
【００２９】また、上記実施形態では、フローティング
ゲート１５ａの表面と素子分離膜１２の表面とがほぼ同
じ高さ位置になることとして説明を行った。しかし、平
坦化におけるＣＭＰの際のディッシングや全面エッチン
グの際のオーバーエッチングによって、フローティング
ゲート１５ａの表面が素子分離膜１２の表面よりも低い
位置になっても良い。このような場合においても、フロ
ーティングゲート１５ａの角部Ａは、第２絶縁膜１６と
共に素子分離膜１２とで覆われ、この角部Ａからの局所
的な電荷のリークは防止される。これと共に、半導体基
板１１上における段差形状も上記実施形態と同程度に低
く抑えられる。In the above embodiment, the description has been made on the assumption that the surface of the floating gate 15a and the surface of the element isolation film 12 are at substantially the same height. However, the surface of the floating gate 15a may be lower than the surface of the element isolation film 12 due to dishing during CMP in planarization or over-etching during overall etching. Even in such a case, the corner A of the floating gate 15a is covered with the element isolation film 12 together with the second insulating film 16, and local leakage of electric charge from the corner A is prevented. At the same time, the step shape on the semiconductor substrate 11 can be suppressed as low as the above embodiment.
【００３０】[0030]
【発明の効果】以上説明したように本発明の不揮発性半
導体記憶装置の製造方法によれば、素子分離膜が露出す
るまでフローティングゲート形成層の表面を平坦化した
後、ゲート長方向に関してこのフローティングゲート形
成層をパターニングしてフローティングゲートを形成す
ることで、素子分離膜の表面と同じ高さの表面を有する
フローティングゲートで当該素子分離膜間を埋め込み、
これらの上面に成膜される第２絶縁膜を安定な膜厚で成
膜することができる。このため、フローティングゲート
の角部からの局部的な電荷のリークを防止し、電荷の保
持特性が良好な不揮発性半導体記憶装置を得ることが可
能になる。これと共に、半導体基板上における段差が小
さい不揮発性半導体記憶装置を得ることが可能になり、
不揮発性半導体記憶装置の上部の平坦化を容易にするこ
とができる。As described above, according to the method of manufacturing a nonvolatile semiconductor memory device of the present invention, after the surface of the floating gate forming layer is planarized until the element isolation film is exposed, By patterning the gate formation layer to form a floating gate, the space between the element isolation films is buried with a floating gate having the same height as the surface of the element isolation film,
The second insulating film formed on these upper surfaces can be formed with a stable thickness. For this reason, it is possible to prevent local leakage of electric charges from the corners of the floating gate and to obtain a nonvolatile semiconductor memory device having good electric charge retention characteristics. At the same time, it is possible to obtain a nonvolatile semiconductor memory device having a small step on a semiconductor substrate,
The flattening of the upper part of the nonvolatile semiconductor memory device can be facilitated.
【００３１】また、本発明の不揮発性半導体記憶装置に
よれば、フローティングゲートを覆う第２絶縁膜を膜厚
が均一なものにすることができることから、フローティ
ングゲートの角部からの局部的な電荷のリークを防止
し、電荷の保持特性を向上させることが可能になる。Further, according to the nonvolatile semiconductor memory device of the present invention, since the second insulating film covering the floating gate can be made uniform in thickness, local electric charge from the corner of the floating gate can be obtained. , And the charge retention characteristics can be improved.
【図面の簡単な説明】[Brief description of the drawings]
【図１】実施形態を示す断面図である。FIG. 1 is a sectional view showing an embodiment.
【図２】従来例を示す断面図である。FIG. 2 is a sectional view showing a conventional example.
【符号の説明】 １ 不揮発性半導体記憶装置 １１ 半導体基板
１１ａ 活性領域 １２ 素子分離膜 １３ 平坦化ストッパ層 １４
第１絶縁膜 １５ フローティングゲート形成層 １５ａ フロー
ティングゲート １６ 第２絶縁膜 １７ コントロールゲート形成層 １７ａ コントロールゲート[Description of Signs] 1 Non-volatile semiconductor storage device 11 Semiconductor substrate
11a Active region 12 Device isolation film 13 Planarization stopper layer 14
First insulating film 15 Floating gate forming layer 15a Floating gate 16 Second insulating film 17 Control gate forming layer 17a Control gate
【手続補正２】[Procedure amendment 2]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図１[Correction target item name] Fig. 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図１】 FIG.
Claims (3)
装置の製造方法であって、 表面側に突出する形状の素子分離膜で分離された半導体
基板の活性領域上に第１絶縁膜を成膜した後、前記素子
分離膜間を埋め込む状態で前記半導体基板の上方にフロ
ーティングゲート形成層を成膜する第１工程と、 前記素子分離膜が露出するまで前記フローティングゲー
ト形成層の表面を平坦化する第２工程と、 前記フローティングゲート形成層及び前記素子分離膜上
に第２絶縁膜を成膜し、当該第２絶縁膜上にコントロー
ルゲート形成層を成膜する第３工程と、 不揮発性記憶装置のゲート長方向に関して前記フローテ
ィングゲート形成層，第２絶縁膜及びコントロールゲー
ト形成層のパターニングを行い、前記半導体基板上に当
該フローティングゲート形成層からなるフローティング
ゲートと当該コントロールゲート形成層からなるコント
ロールゲートとを形成する第４工程と、 前記コントロールゲートをマスクに用いて、前記活性領
域における半導体基板の表面側にソース及びドレインを
形成するための不純物を導入する第５工程と、 を行うことを特徴とする不揮発性記憶装置の製造方法。1. A method of manufacturing a floating gate type non-volatile memory device, comprising: forming a first insulating film on an active region of a semiconductor substrate separated by an element isolation film having a shape protruding to the surface side; A first step of forming a floating gate formation layer above the semiconductor substrate while burying the space between the element isolation films; and a second step of flattening the surface of the floating gate formation layer until the element separation film is exposed. A third step of forming a second insulating film on the floating gate forming layer and the element isolation film, and forming a control gate forming layer on the second insulating film; and a gate of the nonvolatile memory device. The floating gate forming layer, the second insulating film, and the control gate forming layer are patterned in a longitudinal direction, and the floating gate forming layer is formed on the semiconductor substrate. A fourth step of forming a floating gate formed of a layer and a control gate formed of the control gate forming layer; and forming a source and a drain on the front surface side of the semiconductor substrate in the active region using the control gate as a mask. And a fifth step of introducing the impurity of (1).
方法において、 前記第１工程の前に、前記素子分離膜が設けられた半導
体基板上に絶縁膜からなる平坦化ストッパ層を形成し、
当該平坦化ストッパ層をパターニングして前記活性領域
の半導体基板表面を露出させる工程を行い、 前記第２工程では、前記平坦化ストッパ層が露出するま
で前記フローティングゲート形成層の表面を平坦化する
こと、 を特徴とする不揮発性記憶の製造方法。2. The method for manufacturing a nonvolatile memory device according to claim 1, wherein a flattening stopper layer made of an insulating film is formed on the semiconductor substrate provided with the element isolation film before the first step. ,
Performing a step of patterning the planarization stopper layer to expose the semiconductor substrate surface in the active region; and, in the second step, planarizing the surface of the floating gate formation layer until the planarization stopper layer is exposed. A method for manufacturing a nonvolatile memory, comprising:
基板上に、第１絶縁膜，フローティングゲート，第２絶
縁膜及びコントロールゲートを下層から順に積層してな
る不揮発性記憶装置において、 前記フローティングゲートは、当該フローティングゲー
トの表面と前記素子分離膜の表面とがほぼ同一平面上に
位置すると共に、不揮発性記憶素子のゲート幅方向では
前記素子分離膜間を埋め込む状態で設けられたものであ
ること、 を特徴とする不揮発性記憶装置。3. A nonvolatile memory device comprising: a first insulating film, a floating gate, a second insulating film, and a control gate sequentially stacked from a lower layer on a semiconductor substrate whose front surface is separated by an element isolation film; The gate is provided such that the surface of the floating gate and the surface of the element isolation film are located on substantially the same plane, and the gate is buried between the element isolation films in the gate width direction of the nonvolatile memory element. A non-volatile storage device, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182973A JPH1027857A (en) | 1996-07-12 | 1996-07-12 | Non-volatile semiconductor memory device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182973A JPH1027857A (en) | 1996-07-12 | 1996-07-12 | Non-volatile semiconductor memory device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027857A true JPH1027857A (en) | 1998-01-27 |
Family
ID=16127553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182973A Pending JPH1027857A (en) | 1996-07-12 | 1996-07-12 | Non-volatile semiconductor memory device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027857A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425438B1 (en) * | 1997-05-16 | 2004-09-18 | 삼성전자주식회사 | Method of manufacturing non-volatile memory cell without stringers between adjacent control gate electrodes |
| US7125787B2 (en) | 2000-08-10 | 2006-10-24 | Sanyo Electric Co., Ltd. | Method of manufacturing insulated gate semiconductor device |
-
1996
- 1996-07-12 JP JP8182973A patent/JPH1027857A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425438B1 (en) * | 1997-05-16 | 2004-09-18 | 삼성전자주식회사 | Method of manufacturing non-volatile memory cell without stringers between adjacent control gate electrodes |
| US7125787B2 (en) | 2000-08-10 | 2006-10-24 | Sanyo Electric Co., Ltd. | Method of manufacturing insulated gate semiconductor device |
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